Timing information for ICs is not yet available, and only TTL, 4000-series
CMOS and some microprocessor (support) chips are included. For now, it is
not clear how the format used can be extended to include linear ICs, as these
usually require much more additional information such as a block diagram.
The current file uses the PC8 character set (a.k.a. codepage 437), but can
be converted to 7-bit ASCII without too much trouble (losing some niceties).
As it is, it is small and simple enough to keep it in your notebook PC for
when you are out in the field, it even fits in a HP100LX palmtop PC.
It might be possible to create a mail-server so that it may be accessed by
novice users of sci.electronics. For now, I am unable to run a mail-server
on my login account, but perhaps someone will volunteer.
To minimize the amount of information needed per IC, a structured format
is used in the descriptions, and only features that differ from the
assumptions below are indicated. Truth tables are not yet available for
all ICs, simply because creating them takes a long time.
The layout of the file is dictated by the fortune-cookie program I use to
sort this file (alphabetically -- not by number).
Anyone wanting to add this information should feel free to do so, but
please to not post changed versions. Instead, mail additions to
falstaff@xs4all.nl.
Frank
PIN IDENTIFICATION
==================
General:
* Missing pins have no pin number.
* Unconnected pins and test pins that should be left floating have no
identification.
* Clock signals are identified by CLK for positive-edge triggering or /CLK
for negative-edge triggering.
* Reset (clear) inputs are identified by RST.
* Set inputs are identified by SET.
* For 3-state devices, output enables are indicated by OE.
* When a pin has two modes, or selects between two operations, then the
two may be separated by a slash. An inversion slash may still be present
as in SH//LD for shift or load select.
* Pins that have more than one function (selected by programming or the state
of another pin) are indicated by both functions separated by a space.
Power supply:
* The main power supply is indicated by VCC.
* System ground is indicated by GND.
* A secondary positive power supply may be indicated by VDD.
* A negative power supply is indicated by VEE.
* Programming power supply (usually higher than VCC) is indicated by VPP.
Gates, line drivers etc.:
* Inputs are identified by letters starting from A.
* Outputs are indicated by Y.
Flip-flops:
* Inputs are identified by J and K, or D.
* Outputs are indicated by Q.
Counters:
* Load inputs are indicated by P followed by the counter stage number.
* Outputs are indicated by Q followed by the counter stage number.
Thus (assuming a binary counter) Q0 is the /2 output, Q1 the /4 output.
Shift registers:
* Parallel inputs or bidirectional parallel I/O pins are identified by P
followed by the shifter stage number. The rightmost stage in a shift
register is number 0.
* Serial inputs are identified by letters starting from D (for right shift)
or from L (for left shift). If more than one of either is available,
the letter is followed by the shifter stage number it feeds.
* Serial outputs are identified by Q, which may be followed by the shifter
stage number if more than one serial output exists.
* Parallel outputs are identified by Q (only if no serial outputs exist),
Y (3-state outputs or output latch) or R (otherwise) followed by the
shifter stage number.
* Unidirectional shift registers shift to the right (towards stage 0).
Multiplexers:
* Inputs are identified by A followed by a number.
* Outputs are indicated by Y.
* Select inputs are identified by S followed by a number starting at 0,
unless there is only one select input in which case only S is specified.
When the S inputs are taken as a binary number, the value indicates
which input is selected.
Demultiplexers:
* Inputs are indicated by A, preceded by a section number if more than one.
* Outputs are identified by Y followed by a number. When there is more than
one multiplexer section, inputs are prefixed by a number indicating to
which section they belong.
* Select inputs are identified by S followed by a number starting at 0,
unless there is only one select input in which only S is specified.
When the S inputs are taken as a binary number, the value indicates
which output is selected. For noninverting demultiplexers unselected
outputs are 0, for inverting demultiplexers they are 1.
Analog multiplexers/demultiplexers:
* Analog switches generally are bidirectional, and inputs and outputs can
therefore be reversed.
One side of the switch is indicated by X (optionally followed by a number),
the other side is indicated by Y.
* Select inputs are identified by S followed by a number starting at 0,
unless there is only one select input in which only S is specified.
When the S inputs are taken as a binary number, the value indicates
which switch is selected.
Memories:
* Address inputs are indicated by A followed by the bit number, starting
from 0. Multiport memories use RA or WA for separate read and write
addresses, or A prefixed by the port number followed by the bit number.
* Data inputs or data I/O are indicated by D followed by a number starting
from 0.
* Data outputs are indicated by Q followed by a number.
Oscillators:
* One-inverter oscillators are indicated by X0 and X1 pins, where X0 is
the inverters' output and X1 is the input. If I happen not to know which
is which, the pins are indicated by X1 and X2. A crystal oscillator
usually requires a crystal parallel to a 10M resistor, with two small
capacitors to ground; but sometimes only a crystal is needed -- most
often when a 32kHz watch crystal can be used.
* Two-inverter oscillators are indicated by X1 (input), X0 (middle node)
and X2 (output). A crystal oscillator can then be made using X0 and X1.
Sections:
* When a device has several (largely) independent sections, I/O pins
are prefixed by the section number, starting from 1, as in 1J or /1Q.
* Multi-bit functions, such as counters or 3-state buffers have I/O pins
suffixed by the bit number, usually starting from 0 (except sometimes
for counters which may have some outputs missing).
* The section/bit numbering is used in a different way for (de)multiplexers.
TRUTH TABLES
============
For inputs, the following notations are used:
0 : logic low level
1 : logic high level
X : don't care, either 0 or 1
/ : rising or positive-edge clock input
\ : falling or negative-edge clock input
!/ : not a rising edge, either 0, 1 or \
!\ : not a falling edge, either 0, 1 or /
. : 'continued', used in compressing the table
For outputs, the following notations are used:
0 : logic low level
1 : logic high level
Z : high impedance, either 3-state or open-collector not driving output
- : no change (latched in closed state, or register value not changed)
? : undefined (although some manufacturers may define a behaviour)
. : 'continued', used in compressing the table
ASSUMPTIONS FOR TTL DEVICES
===========================
Single/Dual Flip-flops:
* The clock is positive-edge triggered.
* Complementary outputs are available.
Multiple flip-flops:
* Only inverting or noninverting outputs are available.
Synchronous counters:
* The clock is positive-edge triggered.
* LOAD,SET and RESET are synchronous.
Asynchronous counters:
* The clock is negative-edge triggered.
* LOAD,SET and RESET are asynchronous.
Shift registers:
* The clock is positive-edge triggered.
* LOAD and RESET (if available) are synchronous.
------------------------------------------------------------------------------
#
1458
Dual 741-type operational amplifiers.
ÚÄÄÄÂÄÄÂÄÄÄż
1OUT ł1 ŔÄÄŮ 8ł VCC
-1In ł2 7ł 2OUT
+1In ł3 1458 6ł -2In
VEE ł4 5ł +2In
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
1488, 75188
TTL to RS232 level shifter.
The outputs are at RS-232 levels, and sometimes are connected to ground
through a small capacitor (up to 470 pF) to reduce slew-rate.
Note that 1B is missing (and can be taken to be 1 at all times).
Usually VDD=+12 and VEE=-12.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÄÄż
VEE ł1 ŔÄÄŮ 14ł VDD ł A ł B ş Y ł
1A ł2 13ł 4A ĆÍÍÍŘÍÍÍÎÍÍÍÍ͵
1Y ł3 12ł 4B ł 0 ł 0 ş VDD ł
2A ł4 1488 11ł 4Y ł 0 ł 1 ş VDD ł
2B ł5 10ł 3A ł 1 ł 0 ş VDD ł
2Y ł6 9ł 3B ł 1 ł 1 ş VEE ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
1489, 75189
RS232 to TTL level shifter.
A inputs are RS232-level inputs, C inputs are response control, a TTL
signal which could be used to adjust threshhold and hysteresis but is
generally unnecessary and unused. It is often tied through a 300 - 470 pF
capacitor to ground.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC
1C ł2 13ł 4A
1Y ł3 12ł 4C
2A ł4 1489 11ł 4Y
2C ł5 10ł 3A
2Y ł6 9ł 3C
GND ł7 8ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
16550
Asynchronous serial interface controller with DMA support and 16-byte FIFOs.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D0 ł1 ŔÄÄŮ 40ł VCC
D1 ł2 39ł /RI
D2 ł3 38ł /DCD
D3 ł4 37ł /DSR
D4 ł5 36ł /CTS
D5 ł6 35ł MR
D6 ł7 34ł /OUT1
D7 ł8 33ł /DTR
RCLK ł9 32ł /RTS
SIN ł10 16550 31ł /OUT2
SOUT ł11 30ł INTR
CS0 ł12 29ł /RXRDY
CS1 ł13 28ł A0
/CS2 ł14 27ł A1
/CLKOUT ł15 26ł A2
X1 ł16 25ł /ADS
X0 ł17 24ł /TXRDY
/WR ł18 23ł DDIS
WR ł19 22ł RD
GND ł20 21ł /RD
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
2401
IýC 128x8 EEPROM with write protect.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł WP
A2 ł3 2401 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
2402
IýC 256x8 EEPROM with write protect.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł WP
A2 ł3 2402 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
2404
IýC 2x256x8 EEPROM with write protect.
Address is 1010xxy where x can be specified by the A1-2 inputs,
and y selects the 256-byte bank to use.
A0 has no function, but must be connected to GND or VCC.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł WP
A2 ł3 2404 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
2408
IýC 4x256x8 EEPROM with write protect.
Address is 1010xyy where x can be specified by the A2 input,
and yy selects the 256-byte bank to use.
A0-1 have no function, but must be connected to GND or VCC.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł WP
A2 ł3 2408 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
2416
IýC 8x256x8 EEPROM with write protect.
Address is 1010yyy where yyy selects the 256-byte bank to use.
A0-2 have no function, but must be connected to GND or VCC.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł WP
A2 ł3 2416 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
2465
IýC 8kx8 EEPROM with programmable block write protect.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł GND
A2 ł3 2465 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
271001
128kx8 EPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 32ł VCC
A16 ł2 31ł /PGM
A15 ł3 30ł
A12 ł4 29ł A14
A7 ł5 28ł A13
A6 ł6 27ł A8
A5 ł7 26ł A9
A4 ł8 271001 25ł A11
A3 ł9 24ł /OE
A2 ł10 23ł A10
A1 ł11 22ł /CE
A0 ł12 21ł D7
D0 ł13 20ł D6
D1 ł14 19ł D5
D2 ł15 18ł D4
GND ł16 17ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
271024
64kx16 EPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 40ł VCC
/CE ł2 39ł /PGM
D15 ł3 38ł
D14 ł4 37ł A15
D13 ł5 36ł A14
D12 ł6 35ł A13
D11 ł7 34ł A12
D10 ł8 33ł A11
D9 ł9 32ł A10
D8 ł10 271024 31ł A9
GND ł11 30ł GND
D7 ł12 29ł A8
D6 ł13 28ł A7
D5 ł14 27ł A6
D4 ł15 26ł A5
D3 ł16 25ł A4
D2 ł17 24ł A3
D1 ł18 23ł A2
D0 ł19 22ł A1
/OE ł20 21ł A0
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
27128
16kx8 EPROM.
Available in 300 and 600 mil packages.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł /PGM
A7 ł3 26ł A13
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 27128 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
272001
256kx8 EPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 32ł VCC
A16 ł2 31ł /PGM
A15 ł3 30ł A17
A12 ł4 29ł A14
A7 ł5 28ł A13
A6 ł6 27ł A8
A5 ł7 26ł A9
A4 ł8 272001 25ł A11
A3 ł9 24ł /OE
A2 ł10 23ł A10
A1 ł11 22ł /CE
A0 ł12 21ł D7
D0 ł13 20ł D6
D1 ł14 19ł D5
D2 ł15 18ł D4
GND ł16 17ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
27256
32kx8 EPROM.
Available in 300 and 600 mil packages.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł A14
A7 ł3 26ł A13
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 27256 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
2732
4kx8 EPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A7 ł1 ŔÄÄŮ 24ł VCC
A6 ł2 23ł A8
A5 ł3 22ł A9
A4 ł4 21ł A11
A3 ł5 20ł /OE VPP
A2 ł6 2732 19ł A10
A1 ł7 18ł /CE
A0 ł8 17ł D7
D0 ł9 16ł D6
D1 ł10 15ł D5
D2 ł11 14ł D4
GND ł12 13ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
274001
512kx8 EPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 32ł VCC
A16 ł2 31ł A18
A15 ł3 30ł A17
A12 ł4 29ł A14
A7 ł5 28ł A13
A6 ł6 27ł A8
A5 ł7 26ł A9
A4 ł8 274001 25ł A11
A3 ł9 24ł /OE
A2 ł10 23ł A10
A1 ł11 22ł /CE
A0 ł12 21ł D7
D0 ł13 20ł D6
D1 ł14 19ł D5
D2 ł15 18ł D4
GND ł16 17ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
27512
64kx8 EPROM.
Available in 300 and 600 mil packages.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A15 ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł A14
A7 ł3 26ł A13
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 27512 22ł /OE VPP
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
2764
8kx8 EPROM.
Available in 300 and 600 mil packages.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VPP ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł /PGM
A7 ł3 26ł
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 2764 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
2864
8kx8 EEPROM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł /WE
A7 ł3 26ł
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 2864 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4000
Dual 3-input NOR gates and inverter.
ÚÄÄÄÂÄÄÂÄÄÄż ________
ł1 ŔÄÄŮ 14ł VCC /1Y=1A+1B+1C
ł2 13ł 3C
1A ł3 12ł 3B __
1B ł4 4000 11ł 3A /2Y=2A
1C ł5 10ł /3Y
/1Y ł6 9ł /2Y ________
GND ł7 8ł 2A /3Y=3A+3B+3C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4001
Quad 2-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A+B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
/2Y ł4 4001 11ł /4Y ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4002, 744002
Dual 4-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż _________
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = (A+B+C+D)
1A ł2 13ł /2Y ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 2D ł 0 ł 0 ł 0 ł 0 ş 1 ł
1C ł4 4002 11ł 2C ł 0 ł 0 ł 0 ł 1 ş 0 ł
1D ł5 10ł 2B ł 0 ł 0 ł 1 ł X ş 0 ł
ł6 9ł 2A ł 0 ł 1 ł X ł X ş 0 ł
GND ł7 8ł ł 1 ł X ł X ł X ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
4006
Dual 4-bit and dual 5-bit serial-in serial-out shift registers.
ÚÄÄÄÂÄÄÂÄÄÄż
1D5 ł1 ŔÄÄŮ 14ł VCC
/1Q4 ł2 13ł 1Q1
CLK ł3 12ł 2Q0
2D4 ł4 4006 11ł 2Q0
3D4 ł5 10ł 3Q0
4D5 ł6 9ł 4Q0
GND ł7 8ł 4Q1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4007
Dual complementary CMOS pair and unbuffered inverter.
For use as simple inverters, connect 1pS=3pS=VCC, 1nS=3nS=GND, 1pD=1nD=/1Y
and 2pD=2nD=/2Y.
ÚÄÄÄÂÄÄÂÄÄÄż
1pD ł1 ŔÄÄŮ 14ł VCC
1pS ł2 13ł 2pD
1G ł3 12ł /3Y
1nS ł4 4007 11ł 3pS
1nD ł5 10ł 3G
2G ł6 9ł 3nS
GND ł7 8ł 2nD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4008
4-bit binary full adder with fast carry.
ÚÄÄÄÂÄÄÂÄÄÄż
A3 ł1 ŔÄÄŮ 16ł VCC ä=A+B+CIN
B2 ł2 15ł B3
A2 ł3 14ł CO
B1 ł4 13ł ä3
A1 ł5 4008 12ł ä2
B0 ł6 11ł ä1
A0 ł7 10ł ä0
GND ł8 9ł CI
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4009
Hex inverters with level shifted outputs.
VDD may not be lower than VCC.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
VCC ł1 ŔÄÄŮ 16ł VDD ł A ş/Y ł /Y = A
/Y1 ł2 15ł /Y6 ĆÍÍÍÎÍÍ͵
A1 ł3 14ł A6 ł 0 ş 1 ł
/Y2 ł4 13ł ł 1 ş 0 ł
A2 ł5 4009 12ł /Y5 ŔÄÄÄĐÄÄÄŮ
/Y3 ł6 11ł A5
A3 ł7 10ł /Y4
GND ł8 9ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4010
Hex buffers with level shifted outputs.
VDD may not be lower than VCC.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
VCC ł1 ŔÄÄŮ 16ł VDD ł A ş Y ł Y = A
Y1 ł2 15ł Y6 ĆÍÍÍÎÍÍ͵
A1 ł3 14ł A6 ł 0 ş 0 ł
Y2 ł4 13ł ł 1 ş 1 ł
A2 ł5 4010 12ł Y5 ŔÄÄÄĐÄÄÄŮ
Y3 ł6 11ł A5
A3 ł7 10ł Y4
GND ł8 9ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40100
32-bit 3-state bidirectional serial-in serial-out shift register with separate
shift left and shift right serial in/outputs and both active high and active
low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 16ł VCC
/CLK2 ł2 15ł
CLK1 ł3 14ł
Q31 ł4 13ł L//R
ł5 40100 12ł Q0
L ł6 11ł D
ł7 10ł
GND ł8 9ł /LOOP
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40101
9-bit odd/even parity generator/checker.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł VCC
A1 ł2 13ł A8
A2 ł3 12ł A7
A3 ł4 40101 11ł A6
A4 ł5 10ł A5
ODD ł6 9ł EVEN
GND ł7 8ł /EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40102, 7440102
8-bit (2-digit) synchronous decade down counter with synchronous and
asynchronous load and reset. Counter outputs only internally connected but
ripple carry and zero detect outputs available.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK ł1 ŔÄÄŮ 16ł VCC
/RST ł2 15ł /SLD
/CLKEN ł3 14ł /RCO
P0 ł4 13ł P7
P1 ł5 40102 12ł P6
P2 ł6 11ł P5
P3 ł7 10ł P4
GND ł8 9ł /ALD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40103, 7440103
8-bit synchronous binary down counter with synchronous and asynchronous load
and reset. Counter outputs only internally connected but ripple carry and
zero detect outputs available.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK ł1 ŔÄÄŮ 16ł VCC
/RST ł2 15ł /SLD
/CLKEN ł3 14ł /RCO
P0 ł4 13ł P7
P1 ł5 40103 12ł P6
P2 ł6 11ł P5
P3 ł7 10ł P4
GND ł8 9ł /ALD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40104
4-bit 3-state bidirectional shift register with separate shift left and shift
right serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
OE ł1 ŔÄÄŮ 16ł VCC ł S1ł S0ş Function ł
D ł2 15ł Q3 ĆÍÍÍŘÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵
P3 ł3 14ł Q2 ł 0 ł 0 ş Reset ł
P2 ł4 13ł Q1 ł 0 ł 1 ş Shift right ł
P1 ł5 40104 12ł Q0 ł 1 ł 0 ş Shift left ł
P0 ł6 11ł CLK ł 1 ł 1 ş Parallel load ł
L ł7 10ł S1 ŔÄÄÄÁÄÄÄĐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
GND ł8 9ł S0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40105
16x4 3-state asynchronous FIFO with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
OE ł1 ŔÄÄŮ 16ł VCC
/FULL ł2 15ł RD
WR ł3 14ł /EMPTY
D0 ł4 13ł Q0
D1 ł5 40105 12ł Q1
D2 ł6 11ł Q2
D3 ł7 10ł Q3
GND ł8 9ł RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40106
Hex inverters with schmitt-trigger inputs.
0.9V typical input hysteresis at VCC=+5V and 2.3V at VCC=+10V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş 1 ł
/2Y ł4 40106 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40107
Dual 2-input open-collector NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 8ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 7ł 2B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 40107 6ł 2A ł 0 ł 0 ş Z ł
GND ł4 5ł /2Y ł 0 ł 1 ş Z ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ş Z ł
ł 1 ł 1 ş 0 ł
ŔÄÄÄÁÄÄÄĐÄÄÄŮ
#
40108, 40208, 4580
4x4-bit 3-state synchronous triple-port register file.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
1Q3 ł1 ŔÄÄŮ 24ł VCC
1Q2 ł2 23ł 1Q1
1RD ł3 22ł 1Q0
2Q0 ł4 21ł 2RD
2Q1 ł5 20ł D0
2Q2 ł6 19ł D1
2Q3 ł7 40108 18ł D2
WA0 ł8 17ł D3
WA1 ł9 16ł WCLK
2RA1 ł10 15ł WR
2RA0 ł11 14ł 1RA1
GND ł12 13ł 1RA0
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
40109
Quad 3-state noninverting buffer/level shifter.
VDD
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÄÄż
VCC ł1 ŔÄÄŮ 16ł VDD ł A ł OEş Y ł
1OE ł2 15ł 4OE ĆÍÍÍŘÍÍÍÎÍÍÍÍ͵
1A ł3 14ł 4A ł X ł 0 ş Z ł
1Y ł4 13ł 4Y ł 0 ł 1 ş GND ł
2Y ł5 40109 12ł ł 1 ł 1 ş VDD ł
2A ł6 11ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄÄÄŮ
2OE ł7 10ł 3A
GND ł8 9ł 3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4011
Quad 2-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
/2Y ł4 4011 11ł /4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40110
4-bit asynchronous decade up/down counter with 7-segment decoder/common-
cathode LED driver, ripple carry and borrow, separate up and down clocks,
clock enable and output latch.
ÚÄÄÄÂÄÄÂÄÄÄż
YA ł1 ŔÄÄŮ 16ł VCC
YG ł2 15ł YB
YF ł3 14ł YC
/CLKEN ł4 13ł YD
RST ł5 40110 12ł YE
LE ł6 11ł BORROW
CLKDN ł7 10ł CARRY
GND ł8 9ł CLKUP
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4012
Dual 4-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1A ł2 13ł /2Y ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 2D ł 0 ł X ł X ł X ş 1 ł
1C ł4 4012 11ł 2C ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
4013
Dual D flip-flop with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1Q ł1 ŔÄÄŮ 14ł VCC ł D łCLKłSETłRSTş Q ł/Q ł
/1Q ł2 13ł 2Q ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
1CLK ł3 12ł /2Q ł X ł X ł 0 ł 1 ş 0 ł 1 ł
1RST ł4 4013 11ł 2CLK ł X ł X ł 1 ł 0 ş 1 ł 0 ł
1D ł5 10ł 2RST ł X ł X ł 1 ł 1 ş 1 ł 1 ł
1SET ł6 9ł 2D ł 0 ł / ł 0 ł 0 ş 0 ł 1 ł
GND ł7 8ł 2SET ł 1 ł / ł 0 ł 0 ş 1 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł!/ ł 0 ł 0 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
4014
8-bit parallel-in serial-out shift register with three parallel outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P0 ł1 ŔÄÄŮ 16ł VCC
Q2 ł2 15ł P1
Q0 ł3 14ł P2
P4 ł4 13ł P3
P5 ł5 4014 12ł Q1
P6 ł6 11ł D
P7 ł7 10ł CLK
GND ł8 9ł LD//SH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40147
10-to-4 line noninverting priority encoder.
ÚÄÄÄÂÄÄÂÄÄÄż
A4 ł1 ŔÄÄŮ 16ł VCC
A5 ł2 15ł A0
A6 ł3 14ł Y3
A7 ł4 13ł A3
A8 ł5 40147 12ł A2
Y2 ł6 11ł A1
Y1 ł7 10ł A9
GND ł8 9ł Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4015, 744015
Dual 4-bit serial-in parallel-out shift register with asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
2CLK ł1 ŔÄÄŮ 16ł VCC
2Q0 ł2 15ł 2D
1Q1 ł3 14ł 2RST
1Q2 ł4 13ł 2Q3
1Q3 ł5 4015 12ł 2Q2
1RST ł6 11ł 2Q1
1D ł7 10ł 1Q0
GND ł8 9ł 1CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4016, 4066, 744016, 744066
Quad analog switches.
ÚÄÄÄÂÄÄÂÄÄÄż
1X ł1 ŔÄÄŮ 14ł VCC
1Y ł2 13ł 1EN
2Y ł3 12ł 4EN
2X ł4 4016 11ł 4X
2EN ł5 4066 10ł 4Y
3EN ł6 9ł 3Y
GND ł7 8ł 3X
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4017, 744017
4-bit asynchronous decade counter with fully decoded outputs, reset and both
active high and active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
Q5 ł1 ŔÄÄŮ 16ł VCC
Q1 ł2 15ł RST
Q0 ł3 14ł CLK1
Q2 ł4 13ł /CLK2
Q6 ł5 4017 12ł RCO
Q7 ł6 11ł Q9
Q3 ł7 10ł Q4
GND ł8 9ł Q8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4018
5-stage (divide by 2,4,6,8 or 10) Johnson counter with preset inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
D ł1 ŔÄÄŮ 16ł VCC
P1 ł2 15ł RST
P2 ł3 14ł CLK
/Q2 ł4 13ł /Q5
/Q1 ł5 4018 12ł P5
/Q3 ł6 11ł /Q4
P3 ł7 10ł PE
GND ł8 9ł P4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4019
8-to-4 line noninverting data selector/multiplexer with OR function.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
4A1 ł1 ŔÄÄŮ 16ł VCC ł A0ł A1ł S1ł S0ş Y ł Y=S0úA0+S1úA1
3A0 ł2 15ł 4A0 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
3A1 ł3 14ł S1 ł X ł X ł 0 ł 0 ş 0 ł
2A0 ł4 13ł Y4 ł X ł 0 ł 0 ł 1 ş 0 ł
2A1 ł5 4019 12ł Y3 ł 0 ł X ł 1 ł 0 ş 0 ł
1A0 ł6 11ł Y2 ł X ł 1 ł X ł 1 ş 1 ł
1A1 ł7 10ł Y1 ł 1 ł X ł 1 ł X ş 1 ł
GND ł8 9ł S0 ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
40194
4-bit bidirectional shift register with asynchronous reset and separate
shift left and shift right serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC ł S1ł S0ş Function ł
D ł2 15ł Q3 ĆÍÍÍŘÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵
P3 ł3 14ł Q2 ł 0 ł 0 ş Hold ł
P2 ł4 13ł Q1 ł 0 ł 1 ş Shift right ł
P1 ł5 40194 12ł Q0 ł 1 ł 0 ş Shift left ł
P0 ł6 11ł CLK ł 1 ł 1 ş Parallel load ł
L ł7 10ł S1 ŔÄÄÄÁÄÄÄĐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
GND ł8 9ł S0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4020, 744020
14-bit asynchronous binary counter with reset.
Q1 and Q2 outputs missing.
ÚÄÄÄÂÄÄÂÄÄÄż
Q11 ł1 ŔÄÄŮ 16ł VCC
Q12 ł2 15ł Q10
Q13 ł3 14ł Q9
Q5 ł4 13ł Q7
Q4 ł5 4020 12ł Q8
Q6 ł6 11ł RST
Q3 ł7 10ł /CLK
GND ł8 9ł Q0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4021
8-bit parallel-in serial-out shift register with asynchronous load input
and three parallel outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P0 ł1 ŔÄÄŮ 16ł VCC
Q2 ł2 15ł P1
Q0 ł3 14ł P2
P4 ł4 13ł P3
P5 ł5 4021 12ł Q1
P6 ł6 11ł D
P7 ł7 10ł CLK
GND ł8 9ł LD//SH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4022
3-bit asynchronous binary counter with fully decoded outputs, reset and both
active high and active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
Q1 ł1 ŔÄÄŮ 16ł VCC
Q0 ł2 15ł RST
Q2 ł3 14ł CLK1
Q5 ł4 13ł /CLK2
Q6 ł5 4022 12ł RCO
ł6 11ł Q4
Q3 ł7 10ł Q7
GND ł8 9ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4023
Triple 3-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş/Y ł /Y = ABC
1B ł2 13ł 3C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 3B ł 0 ł X ł X ş 1 ł
2B ł4 4023 11ł 3A ł 1 ł 0 ł X ş 1 ł
2C ł5 10ł /3Y ł 1 ł 1 ł 0 ş 1 ł
/2Y ł6 9ł /1Y ł 1 ł 1 ł 1 ş 0 ł
GND ł7 8ł 1C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4024, 744024
7-bit asynchronous binary counter with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/CLK ł1 ŔÄÄŮ 14ł VCC
RST ł2 13ł
Q6 ł3 12ł Q0
Q5 ł4 4024 11ł Q1
Q4 ł5 10ł
Q3 ł6 9ł Q2
GND ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4025
Triple 3-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż _____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş/Y ł /Y = A+B+C
1B ł2 13ł 3C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 3B ł 0 ł 0 ł 0 ş 1 ł
2B ł4 4025 11ł 3A ł 0 ł 0 ł 1 ş 0 ł
2C ł5 10ł /3Y ł 0 ł 1 ł X ş 0 ł
/2Y ł6 9ł /1Y ł 1 ł X ł X ş 0 ł
GND ł7 8ł 1C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4026
4-bit asynchronous decade counter with 7-segment decoder, display enable,
ripple carry, reset and both active high and active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK1 ł1 ŔÄÄŮ 16ł VCC
/CLK2 ł2 15ł RST
DEI ł3 14ł YC'
DEO ł4 13ł YC
CO ł5 4026 12ł YB
YF ł6 11ł YE
YG ł7 10ł YA
GND ł8 9ł YD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4027
Dual J-K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1Q ł1 ŔÄÄŮ 16ł VCC ł J ł K łCLKłSETłRSTş Q ł/Q ł
/1Q ł2 15ł 2Q ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
1CLK ł3 14ł /2Q ł X ł X ł X ł 1 ł 1 ş 1 ł 1 ł
1RST ł4 13ł 2CLK ł X ł X ł X ł 1 ł 0 ş 1 ł 0 ł
1K ł5 4027 12ł 2RST ł X ł X ł X ł 0 ł 1 ş 0 ł 1 ł
1J ł6 11ł 2K ł 0 ł 0 ł / ł 0 ł 0 ş - ł - ł
1SET ł7 10ł 2J ł 0 ł 1 ł / ł 0 ł 0 ş 0 ł 1 ł
GND ł8 9ł 2SET ł 1 ł 0 ł / ł 0 ł 0 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł / ł 0 ł 0 ş/Q ł Q ł
ł X ł X ł!/ ł 0 ł 0 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
4028
1-of-10 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
Y4 ł1 ŔÄÄŮ 16ł VCC ł S3ł S2ł S1ł S0ş Y0ł Y1ł...ł Y9ł
Y2 ł2 15ł Y3 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
Y0 ł3 14ł Y1 ł 0 ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
Y7 ł4 13ł S1 ł 0 ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
Y9 ł5 4028 12ł S2 ł . ł . ł . ł . ş 0 ł 0 ł . ł 0 ł
Y5 ł6 11ł S3 ł 1 ł 0 ł 0 ł 1 ş 0 ł 0 ł 0 ł 1 ł
Y6 ł7 10ł S0 ł 1 ł 0 ł 1 ł X ş 0 ł 0 ł 0 ł 0 ł
GND ł8 9ł Y8 ł 1 ł 1 ł X ł X ş 0 ł 0 ł 0 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
4029
4-bit synchronous binary/decade up/down counter with preset and ripple carry
output.
ÚÄÄÄÂÄÄÂÄÄÄż
PE ł1 ŔÄÄŮ 16ł VCC
Q4 ł2 15ł CLK
P4 ł3 14ł Q3
P1 ł4 13ł P3
/RCI ł5 4029 12ł P2
Q1 ł6 11ł Q2
/RCO ł7 10ł U//D
GND ł8 9ł B//D
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4030
Quad 2-input XOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2Y ł4 4030 11ł 4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł 3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4031
64-bit serial-in serial-out shift register.
S selects between D (when 0) and E serial inputs. Y is Q delayed by half a
cycle (i.e. clocked on falling edge).
ÚÄÄÄÂÄÄÂÄÄÄż
E ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł D
ł3 14ł
ł4 13ł
Y ł5 4031 12ł
Q ł6 11ł
/Q ł7 10ł S
GND ł8 9ł CLKout
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4032
Triple serial adder.
Each section can be used to add long binary words, one bit on each clock
cycle. CRST resets the internal carry flip-flop after one clock delay.
The INV inputs can be used to invert the sum output (giving a 1's-complemented
result).
ÚÄÄÄÂÄÄÂÄÄÄż
3ä ł1 ŔÄÄŮ 16ł VCC
3INV ł2 15ł 3A
CLK ł3 14ł 3B
2ä ł4 13ł 2A
2INV ł5 4032 12ł 2B
CRST ł6 11ł 1B
1INV ł7 10ł 1A
GND ł8 9ł 1ä
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4033
4-bit asynchronous decade counter with 7-segment decoder, ripple blanking,
ripple carry, reset and both active high and active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK1 ł1 ŔÄÄŮ 16ł VCC
/CLK2 ł2 15ł RST
RBI ł3 14ł LT
RBO ł4 13ł YC
CO ł5 4033 12ł YB
YF ł6 11ł YE
YG ł7 10ł YA
GND ł8 9ł YD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4034
8-bit bidirectional shift register with dual parallel I/O ports
and selectable synchronous/asynchronous parallel load.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A0 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B0
A2 ł3 22ł B1
A3 ł4 21ł B2
A4 ł5 20ł B3
A5 ł6 19ł B4
A6 ł7 4034 18ł B5
A7 ł8 17ł B6
ENA ł9 16ł B7
D ł10 15ł CLK
B//A ł11 14ł SY//ASY
GND ł12 13ł LD//SH
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4035
4-bit inverting/noninverting shift register with J-/K inputs and
asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
Q3 ł1 ŔÄÄŮ 16ł VCC
/INV ł2 15ł Q2
/K ł3 14ł Q1
J ł4 13ł Q0
RST ł5 4035 12ł P0
CLK ł6 11ł P1
LD//SH ł7 10ł P2
GND ł8 9ł P3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4038
Triple negative-edge-triggered serial adder.
Each section can be used to add long binary words, one bit on each clock
cycle. CRST resets the internal carry flip-flop after one clock delay.
The INV inputs can be used to invert the sum output (giving a 1's-complemented
result).
ÚÄÄÄÂÄÄÂÄÄÄż
3ä ł1 ŔÄÄŮ 16ł VCC
3INV ł2 15ł 3A
/CLK ł3 14ł 3B
2ä ł4 13ł 2A
2INV ł5 4038 12ł 2B
CRST ł6 11ł 1B
1INV ł7 10ł 1A
GND ł8 9ł 1ä
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4040, 744040
12-bit asynchronous binary counter with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
Q11 ł1 ŔÄÄŮ 16ł VCC
Q5 ł2 15ł Q10
Q4 ł3 14ł Q9
Q6 ł4 13ł Q7
Q3 ł5 4040 12ł Q8
Q2 ł6 11ł RST
Q1 ł7 10ł /CLK
GND ł8 9ł Q0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4041
Quad buffers with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄÂÄÄÄż
1Y ł1 ŔÄÄŮ 14ł VCC ł A ş Y ł/Y ł Y = A
/1Y ł2 13ł 4A ĆÍÍÍÎÍÍÍŘÍÍ͵
1A ł3 12ł /4Y ł 0 ş 0 ł 1 ł
2Y ł4 4041 11ł 4Y ł 1 ş 1 ł 0 ł
/2Y ł5 10ł 3A ŔÄÄÄĐÄÄÄÁÄÄÄŮ
2A ł6 9ł /3Y
GND ł7 8ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4042
4-bit transparent latch with selectable latch enable polarity and
complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
Q3 ł1 ŔÄÄŮ 16ł VCC ł LEł LPł D ş Q ł/Q ł
Q0 ł2 15ł /Q3 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/Q0 ł3 14ł D3 ł 0 ł 0 ł 0 ş 0 ł 1 ł
D0 ł4 13ł D2 ł 0 ł 0 ł 1 ş 1 ł 0 ł
LE ł5 4042 12ł /Q2 ł 1 ł 0 ł X ş - ł - ł
LP ł6 11ł Q2 ł 1 ł 1 ł 0 ş 0 ł 1 ł
D2 ł7 10ł Q1 ł 1 ł 1 ł 1 ş 1 ł 0 ł
GND ł8 9ł /Q1 ł 0 ł 1 ł X ş - ł - ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
4043
Quad 3-state S-R latches with overriding set.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1Q ł1 ŔÄÄŮ 16ł VCC ł S ł R ł OEş Q ł
2Q ł2 15ł 1R ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2R ł3 14ł 1S ł X ł X ł 0 ş Z ł
2S ł4 13ł ł 0 ł 0 ł 1 ş - ł
OE ł5 4043 12ł 4S ł 0 ł 1 ł 1 ş 1 ł
3S ł6 11ł 4R ł 1 ł 0 ł 1 ş 0 ł
3R ł7 10ł 4Q ł 1 ł 1 ł 1 ş 1 ł
GND ł8 9ł 3Q ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4044
Quad 3-state S-R latches with overriding reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1Q ł1 ŔÄÄŮ 16ł VCC ł S ł R ł OEş Q ł
ł2 15ł 4S ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2S ł3 14ł 4R ł X ł X ł 0 ş Z ł
2R ł4 13ł 2Q ł 0 ł 0 ł 1 ş - ł
OE ł5 4044 12ł 4R ł 0 ł 1 ł 1 ş 1 ł
3S ł6 11ł 4S ł 1 ł 0 ł 1 ş 0 ł
3R ł7 10ł 4Q ł 1 ł 1 ł 1 ş 0 ł
GND ł8 9ł 3Q ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4045
21-bit asynchronous binary counter with oscillator and reset input.
Only two 3% duty cycle outputs (180ř out of phase) from the last counter stage
are available. Can be used to generate a 1Hz clock signal using a 2.097152MHz
crystal. P and N MOSFET source connections from the oscillator inverter are
brought out of the package to allow the use of source resistors, but usually
pS=VCC and nS=GND.
ÚÄÄÄÂÄÄÂÄÄÄż
pS ł1 ŔÄÄŮ 16ł X1
nS ł2 15ł X0
VCC ł3 14ł GND
ł4 13ł
ł5 4045 12ł
ł6 11ł
QA ł7 10ł
QB ł8 9ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4046, 744046
Phase Locked Loop.
ÚÄÄÄÂÄÄÂÄÄÄż
PCPout ł1 ŔÄÄŮ 16ł VCC
PC1out ł2 15ł Zener
PCinB ł3 14ł PCinA
VCOout ł4 13ł PC2out
/EN ł5 4046 12ł R2
C1A ł6 11ł R1
C1B ł7 10ł SFout
GND ł8 9ł VCOin
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4047
Low-power astable/monostable multivibrator with oscillator output.
ÚÄÄÄÂÄÄÂÄÄÄż
Cext ł1 ŔÄÄŮ 14ł VCC
Rext ł2 13ł OSC
RCext ł3 12ł RETRIG
/AST ł4 4047 11ł /Q
AST ł5 10ł Q
/TR ł6 9ł RST
GND ł7 8ł TR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4048
3-state 8-input multifunction gate.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
Y ł1 ŔÄÄŮ 16ł VCC ł S2ł S1ł S0ł OEş Output function ł
OE ł2 15ł X ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵
A ł3 14ł H ł X ł X ł X ł 0 ş Z ł
B ł4 13ł G ł 0 ł 0 ł 0 ł 1 ş 8-input NOR ł
C ł5 4048 12ł F ł 0 ł 0 ł 1 ł 1 ş 8-input OR ł
D ł6 11ł E ł 0 ł 1 ł 0 ł 1 ş 2-wide 4-input OR-AND ł
S1 ł7 10ł S2 ł 0 ł 1 ł 1 ł 1 ş 2-wide 4-input OR-NAND ł
GND ł8 9ł S0 ł 1 ł 0 ł 0 ł 1 ş 8-input AND ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 1 ł 1 ş 8-input NAND ł
ł 1 ł 1 ł 0 ł 1 ş 2-wide 4-input AND-NOR ł
ł 1 ł 1 ł 1 ł 1 ş 2-wide 4-input AND-OR ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4049, 744049
Hex inverters with high-to-low level shifter inputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
VCC ł1 ŔÄÄŮ 16ł ł A ş/Y ł /Y = A
/Y1 ł2 15ł /Y6 ĆÍÍÍÎÍÍ͵
A1 ł3 14ł A6 ł 0 ş 1 ł
/Y2 ł4 13ł ł 1 ş 0 ł
A2 ł5 4049 12ł /Y5 ŔÄÄÄĐÄÄÄŮ
/Y3 ł6 11ł A5
A3 ł7 10ł /Y4
GND ł8 9ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4050, 744050
Hex buffers with high-to-low level shifter inputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
VCC ł1 ŔÄÄŮ 16ł ł A ş Y ł Y = A
Y1 ł2 15ł Y6 ĆÍÍÍÎÍÍ͵
A1 ł3 14ł A6 ł 0 ş 0 ł
Y2 ł4 13ł ł 1 ş 1 ł
A2 ł5 4050 12ł Y5 ŔÄÄÄĐÄÄÄŮ
Y3 ł6 11ł A5
A3 ł7 10ł Y4
GND ł8 9ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4051, 744051
8-to-1 line analog multiplexer/demultiplexer with dual power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
X4 ł1 ŔÄÄŮ 16ł VCC
X6 ł2 15ł X2
Y ł3 14ł X1
X7 ł4 13ł X0
X5 ł5 4051 12ł X3
/EN ł6 11ł S0
VEE ł7 10ł S1
GND ł8 9ł S2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4052, 744052
8-to-2 line analog multiplexer/demultiplexer with dual power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X0 ł1 ŔÄÄŮ 16ł VCC
1X2 ł2 15ł 2X2
1Y ł3 14ł 2X1
1X3 ł4 13ł 2Y
1X1 ł5 4052 12ł 2X0
/EN ł6 11ł 2X3
VEE ł7 10ł S0
GND ł8 9ł S1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4053, 744053
Triple 2-to-1 line analog multiplexer/demultiplexer with dual power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X0 ł1 ŔÄÄŮ 16ł VCC
1X1 ł2 15ł 1Y
2X1 ł3 14ł 3Y
2Y ł4 13ł 3X1
2X0 ł5 4053 12ł 3X0
/EN ł6 11ł 3S
VEE ł7 10ł 1S
GND ł8 9ł 2S
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4054
Quad level shifters/LCD drivers with input latches.
A level-shifted inverse of the í (phase) input should be connected to the
backplane of the LCD; this can be done by using one section of the 4054
with A=0 and LE=1.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _
1LE ł1 ŔÄÄŮ 16ł VCC ł LEł A ş R ł Y = R$í
í ł2 15ł 1A ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 14ł 2LE ł 0 ł X ş - ł
2Y ł4 13ł 2A ł 1 ł 0 ş 0 ł
3Y ł5 4054 12ł 3LE ł 1 ł 1 ş 1 ł
4Y ł6 11ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
VEE ł7 10ł 4LE
GND ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4055
BCD to 7-segment decoder/LCD driver.
The ío (phase) output should be connected to the backplane of the LCD.
ÚÄÄÄÂÄÄÂÄÄÄż
ío ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł YF
A1 ł3 14ł YG
A3 ł4 13ł YE
A0 ł5 4055 12ł YD
íi ł6 11ł YC
VEE ł7 10ł YB
GND ł8 9ł YA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4056
BCD to 7-segment decoder/LCD driver with input latches.
A level-shifted inverse of the í (phase) input should be connected to the
backplane of the LCD.
ÚÄÄÄÂÄÄÂÄÄÄż
LE ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł YF
A1 ł3 14ł YG
A3 ł4 13ł YE
A0 ł5 4056 12ł YD
í ł6 11ł YC
VEE ł7 10ł YB
GND ł8 9ł YA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4059
Divide by N counter.
Ka, Kb, Kc are the modulus (divide by number) of the 1st and last
counting sections. N can range from 3 to 15999. The down-counter
is preset by 15 jam inputs.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
CLK ł1 ŔÄÄŮ 24ł VCC
LD ł2 23ł Q
J1 ł3 22ł J5
J2 ł4 21ł J6
J3 ł5 20ł J7
J4 ł6 19ł J8
J16 ł7 4059 18ł J9
J15 ł8 17ł J10
J14 ł9 16ł J11
J13 ł10 15ł J12
Kc ł11 14ł Ka
GND ł12 13ł Kb
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4060, 744060
14-bit asynchronous binary counter with oscillator and reset input.
Q0,Q1,Q2 and Q10 outputs are missing.
ÚÄÄÄÂÄÄÂÄÄÄż
Q11 ł1 ŔÄÄŮ 16ł VCC
Q12 ł2 15ł Q9
Q13 ł3 14ł Q7
Q5 ł4 13ł Q8
Q4 ł5 4060 12ł RST
Q6 ł6 11ł X1
Q3 ł7 10ł X0
GND ł8 9ł X2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4063
4-bit noninverting magnitude comparator with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
B3 ł1 ŔÄÄŮ 16ł VCC
IA<B ł2 15ł A3
IA=B ł3 14ł B2
IA>B ł4 13ł A2
OA>B ł5 4063 12ł A1
OA=B ł6 11ł B1
OA<B ł7 10ł A0
GND ł8 9ł B0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4067, 744067
16-to-1 line analog multiplexer/demultiplexer.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
Y ł1 ŔÄÄŮ 24ł VCC
X7 ł2 23ł X8
X6 ł3 22ł X9
X5 ł4 21ł X10
X4 ł5 20ł X11
X3 ł6 19ł X12
X2 ł7 4067 18ł X13
X1 ł8 17ł X14
X0 ł9 16ł X15
S0 ł10 15ł /EN
S1 ł11 14ł S2
GND ł12 13ł S3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4068
8-input AND/NAND gate with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
Y ł1 ŔÄÄŮ 14ł VCC Y = ABCDEFGH
A ł2 13ł /Y
B ł3 12ł H
C ł4 4068 11ł G
D ł5 10ł F
ł6 9ł E
GND ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4069
Hex inverters.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş 1 ł
/2Y ł4 4069 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4070
Quad 2-input XOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2Y ł4 4070 11ł 4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł 3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4071
Quad 2-input OR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A+B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
/2Y ł4 4071 11ł /4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 1 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4072
Dual 4-input OR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł Y = A+B+C+D
1A ł2 13ł 2Y ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 2D ł 0 ł 0 ł 0 ł 0 ş 0 ł
1C ł4 4072 11ł 2C ł 0 ł 0 ł 0 ł 1 ş 1 ł
1D ł5 10ł 2B ł 0 ł 0 ł 1 ł X ş 1 ł
ł6 9ł 2A ł 0 ł 1 ł X ł X ş 1 ł
GND ł7 8ł ł 1 ł X ł X ł X ş 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
4073
Triple 3-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş Y ł Y = ABC
1B ł2 13ł 3A ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 3B ł 0 ł X ł X ş 0 ł
2B ł4 4073 11ł 3C ł 1 ł 0 ł X ş 0 ł
2C ł5 10ł 3Y ł 1 ł 1 ł 0 ş 0 ł
2Y ł6 9ł 1Y ł 1 ł 1 ł 1 ş 1 ł
GND ł7 8ł 1C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4075, 744075
Triple 3-input OR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş Y ł Y = A+B+C
1B ł2 13ł 3A ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 3B ł 0 ł 0 ł 0 ş 0 ł
2B ł4 4075 11ł 3C ł 0 ł 0 ł 1 ş 1 ł
2C ł5 10ł 3Y ł 0 ł 1 ł X ş 1 ł
2Y ł6 9ł 1Y ł 1 ł X ł X ş 1 ł
GND ł7 8ł 1C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4076
4-bit 3-state D flip-flop with reset, dual clock enables and dual
output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 16ł VCC
/OE2 ł2 15ł RST
Q0 ł3 14ł D0
Q1 ł4 13ł D1
Q2 ł5 4076 12ł D2
Q3 ł6 11ł D3
CLK ł7 10ł /CLKEN1
GND ł8 9ł /CLKEN2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4077
Quad 2-input XNOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł Y = A$B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
/2Y ł4 4077 11ł /4Y ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 1 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4078, 744078
8-input OR/NOR gate with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
Y ł1 ŔÄÄŮ 14ł VCC Y=A+B+C+D+E+F+G+H
A ł2 13ł /Y
B ł3 12ł H
C ł4 4078 11ł G
D ł5 10ł F
ł6 9ł E
GND ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4081
Quad 2-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2Y ł4 4081 11ł 4Y ł 0 ł 1 ş 0 ł
2A ł5 10ł 3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 1 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4082
Dual 4-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş Y ł Y = ABCD
1A ł2 13ł 2Y ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 2D ł 0 ł X ł X ł X ş 0 ł
1C ł4 4082 11ł 2C ł 1 ł 0 ł X ł X ş 0 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 0 ł
ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 0 ł
GND ł7 8ł ł 1 ł 1 ł 1 ł 1 ş 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
4085
Dual 3-wide 2/1-input AND-NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż _______
1A ł1 ŔÄÄŮ 14ł VCC /Y = AB+CD+E
1B ł2 13ł 1D
/1Y ł3 12ł 1C
/2Y ł4 4085 11ł 1E
2A ł5 10ł 2E
2B ł6 9ł 2D
GND ł7 8ł 2C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4086
6-wide 2/1-input AND-NOR gate.
ÚÄÄÄÂÄÄÂÄÄÄż ________________
A ł1 ŔÄÄŮ 14ł VCC /Y = AB+CD+EF+GH+J+/K
B ł2 13ł H
/Y ł3 12ł G
ł4 4086 11ł K
C ł5 10ł J
D ł6 9ł F
GND ł7 8ł E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4089
4-bit synchronous binary rate multiplier.
ÚÄÄÄÂÄÄÂÄÄÄż
Q15 ł1 ŔÄÄŮ 16ł VCC
D2 ł2 15ł D1
D3 ł3 14ł D0
SET ł4 13ł RST
/Q ł5 4089 12ł CASC
Q ł6 11ł CIN
COUT ł7 10ł STB
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4093
Quad 2-input NAND gates with schmitt-trigger inputs.
0.9V typical input hysteresis at VCC=+5V and 2.3V at VCC=+10V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
/2Y ł4 4093 11ł /4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4094
8-bit 3-state serial-in/parallel-out shift register with output latches.
Y is Q0 delayed by half a cycle (i.e. clocked on falling edge).
ÚÄÄÄÂÄÄÂÄÄÄż
LE ł1 ŔÄÄŮ 16ł VCC
D ł2 15ł OE
CLK ł3 14ł P3
P7 ł4 13ł P2
P6 ł5 4094 12ł P1
P5 ł6 11ł P0
P4 ł7 10ł Y
GND ł8 9ł Q0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4095
J-K flip-flop with triple ANDed J an K inputs, set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
ł1 ŔÄÄŮ 14ł VCC łJ1úJ2úJ3łK1úK2úK3łCLKłSETłRSTş Q ł/Q ł
RST ł2 13ł SET ĆÍÍÍÍÍÍÍÍŘÍÍÍÍÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
J1 ł3 12ł CLK ł X ł X ł X ł 1 ł 1 ş 0 ł 0 ł
J2 ł4 4095 11ł K3 ł X ł X ł X ł 1 ł 0 ş 1 ł 0 ł
J3 ł5 10ł K2 ł X ł X ł X ł 0 ł 1 ş 0 ł 1 ł
/Q ł6 9ł K1 ł 0 ł 0 ł / ł 0 ł 0 ş - ł - ł
GND ł7 8ł Q ł 0 ł 1 ł / ł 0 ł 0 ş 0 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł / ł 0 ł 0 ş 1 ł 0 ł
ł 1 ł 1 ł / ł 0 ł 0 ş/Q ł Q ł
ł X ł X ł!/ ł 0 ł 0 ş - ł - ł
ŔÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
4096
J-K flip-flop with triple ANDed J an K inputs (one inverted), set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
ł1 ŔÄÄŮ 14ł VCC łJ1úJ2ú/J3łK1úK2ú/K3łCLKłSETłRSTş Q ł/Q ł
RST ł2 13ł SET ĆÍÍÍÍÍÍÍÍÍŘÍÍÍÍÍÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
J1 ł3 12ł CLK ł X ł X ł X ł 1 ł 1 ş 0 ł 0 ł
J2 ł4 4095 11ł K1 ł X ł X ł X ł 1 ł 0 ş 1 ł 0 ł
/J3 ł5 10ł K2 ł X ł X ł X ł 0 ł 1 ş 0 ł 1 ł
/Q ł6 9ł /K3 ł 0 ł 0 ł / ł 0 ł 0 ş - ł - ł
GND ł7 8ł Q ł 0 ł 1 ł / ł 0 ł 0 ş 0 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł / ł 0 ł 0 ş 1 ł 0 ł
ł 1 ł 1 ł / ł 0 ł 0 ş/Q ł Q ł
ł X ł X ł!/ ł 0 ł 0 ş - ł - ł
ŔÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
4097
16-to-2 line analog multiplexer/demultiplexer.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
1Y ł1 ŔÄÄŮ 24ł VCC
1X7 ł2 23ł 2X0
1X6 ł3 22ł 2X1
1X5 ł4 21ł 2X2
1X4 ł5 20ł 2X3
1X3 ł6 19ł 2X4
1X2 ł7 4097 18ł 2X5
1X1 ł8 17ł 2Y
1X0 ł9 16ł 2X6
S0 ł10 15ł 2X7
S1 ł11 14ł S2
GND ł12 13ł /EN
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4098
Dual monostable multivibrator, retriggerable, resettable.
ÚÄÄÄÂÄÄÂÄÄÄż
1Cext ł1 ŔÄÄŮ 16ł VCC
1RCext ł2 15ł 2Cext
1RST ł3 14ł 2RCext
1TR ł4 13ł 2RST
/1TR ł5 4098 12ł 2TR
1Q ł6 11ł /2TR
/1Q ł7 10ł 2Q
GND ł8 9ł /2Q
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4099
1-of-8 addressable latch with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
Q7 ł1 ŔÄÄŮ 16ł VCC
RST ł2 15ł Q6
D ł3 14ł Q5
/WR ł4 13ł Q4
A0 ł5 4099 12ł Q3
A1 ł6 11ł Q2
A2 ł7 10ł Q1
GND ł8 9ł Q0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
41256, 41257
256kx1 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
A8 ł1 ŔÄÄŮ 16ł GND
D ł2 15ł /CAS
/WE ł3 14ł Q
/RAS ł4 41256 13ł A6
A0 ł5 41257 12ł A3
A2 ł6 11ł A4
A1 ł7 10ł A5
VCC ł8 9ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4164
64kx1 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 16ł GND
D ł2 15ł /CAS
/WE ł3 14ł Q
/RAS ł4 4164 13ł A6
A0 ł5 12ł A3
A2 ł6 11ł A4
A1 ł7 10ł A5
VCC ł8 9ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
421000, 421001, 421002
1Mx1 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
D ł1 ŔÄÄŮ 18ł GND
/WE ł2 17ł Q
/RAS ł3 16ł /CAS
ł4 15ł A9
A0 ł5 42 14ł A8
A1 ł6 100x 13ł A7
A2 ł7 12ł A6
A3 ł8 11ł A5
VCC ł9 10ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
424100
4Mx1 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
D ł1 ŔÄÄŮ 26ł GND
/WE ł2 25ł Q
/RAS ł3 24ł /CAS
ł4 23ł
A10 ł5 22ł A9
ł ł
ł 424100 ł
ł ł
A0 ł9 18ł A8
A1 ł10 17ł A7
A2 ł11 16ł A6
A3 ł12 15ł A5
VCC ł13 14ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
424400
1Mx4 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
D0 ł1 ŔÄÄŮ 26ł GND
D1 ł2 25ł D3
/WE ł3 24ł D2
/RAS ł4 23ł /CAS
A9 ł5 22ł /OE
ł ł
ł 424400 ł
ł ł
A0 ł9 18ł A8
A1 ł10 17ł A7
A2 ł11 16ł A6
A3 ł12 15ł A5
VCC ł13 14ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4316, 744316
Quad analog switches with enable input and dual power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X ł1 ŔÄÄŮ 16ł VCC
1Y ł2 15ł 1EN
2Y ł3 14ł 4EN
2X ł4 13ł 4X
2EN ł5 4316 12ł 4Y
3EN ł6 11ł 3Y
EN ł7 10ł 3X
GND ł8 9ł VEE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4351, 744351
8-to-1 line analog multiplexer/demultiplexer with address latch and dual
power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X0 ł1 ŔÄÄŮ 18ł VCC
1X1 ł2 17ł X2
2X1 ł3 16ł X1
2Y ł4 15ł X0
2X0 ł5 4351 14ł X3
/EN ł6 13ł S0
EN ł7 12ł S1
VEE ł8 11ł S2
GND ł9 10ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4352, 744352
8-to-2 line analog multiplexer/demultiplexer with address latch and dual
power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X0 ł1 ŔÄÄŮ 18ł VCC
1X2 ł2 17ł 2X2
1Y ł3 16ł 2X1
1X3 ł4 15ł 2Y
1X1 ł5 4352 14ł 2X0
/EN ł6 13ł 2X3
EN ł7 12ł S0
VEE ł8 11ł S1
GND ł9 10ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4353, 744353
Triple 2-to-1 line analog multiplexer/demultiplexer with address latch and
dual power supply.
VEE supply may not be more positive than GND.
ÚÄÄÄÂÄÄÂÄÄÄż
1X0 ł1 ŔÄÄŮ 18ł VCC
1X1 ł2 17ł 1Y
2X1 ł3 16ł 3Y
2Y ł4 15ł 3X1
2X0 ł5 4353 14ł 3X0
/EN ł6 13ł 3S
EN ł7 12ł 1S
VEE ł8 11ł 2S
GND ł9 10ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
44256, 44258
256kx4 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
D0 ł1 ŔÄÄŮ 20ł GND
D1 ł2 19ł D3
/WE ł3 18ł D2
/RAS ł4 17ł /CAS
ł5 44256 16ł /OE
A0 ł6 44258 15ł A8
A1 ł7 14ł A7
A2 ł8 13ł A6
A3 ł9 12ł A5
VCC ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4464
64kx4 DRAM.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 18ł GND
D0 ł2 17ł D3
D1 ł3 16ł /CAS
/WE ł4 15ł D2
/RAS ł5 4464 14ł A0
A6 ł6 13ł A1
A5 ł7 12ł A2
A4 ł8 11ł A3
VCC ł9 10ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4500
Industrial Control Unit.
If you _really_ want to use this RRRRISC, try to get the 'MC14500B Industrial
Control Unit Handbook' from Motorola (sorry, no ISBN number).
ÚÄÄÄÂÄÄÂÄÄÄż
RST ł1 ŔÄÄŮ 16ł VCC
WR ł2 15ł RR
D ł3 14ł X0
I3 ł4 13ł X1
I2 ł5 4500 12ł JMP
I1 ł6 11ł RTN
I0 ł7 10ł FLG0
GND ł8 9ł FLGF
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4502
6-bit 3-state inverting buffer/line driver with NOR inputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
A0 ł1 ŔÄÄŮ 16ł VCC ł/OEł A ł B ş/Y ł
/Y0 ł2 15ł A5 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
A1 ł3 14ł /Y5 ł 1 ł X ł X ş Z ł
/OE ł4 13ł A4 ł 0 ł 0 ł 0 ş 1 ł
/Y1 ł5 4502 12ł B ł 0 ł 1 ł 0 ş 0 ł
A2 ł6 11ł /Y4 ł 0 ł X ł 1 ş 0 ł
/Y2 ł7 10ł A3 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 9ł /Y3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4503
2/4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 16ł VCC ł/OEł A ş Y ł
1A1 ł2 15ł /2OE ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y1 ł3 14ł 2A2 ł 1 ł X ş Z ł
1A2 ł4 13ł 2Y2 ł 0 ł 0 ş 0 ł
1Y2 ł5 4503 12ł 2A1 ł 0 ł 1 ş 1 ł
1A3 ł6 11ł 2Y1 ŔÄÄÄÁÄÄÄĐÄÄÄŮ
1Y3 ł7 10ł 1A4
GND ł8 9ł 1Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4508
Dual 4-bit 3-state transparent latch with reset.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1RST ł1 ŔÄÄŮ 24ł VCC ł/OEł LEł D ş Q ł
1LE ł2 23ł 2Q3 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/1OE ł3 22ł 2D3 ł 1 ł X ł X ş Z ł
1D0 ł4 21ł 2Q2 ł 0 ł 0 ł X ş - ł
1Q0 ł5 20ł 2D2 ł 0 ł 1 ł 0 ş 0 ł
1D1 ł6 19ł 2Q1 ł 0 ł 1 ł 1 ş 1 ł
1Q1 ł7 4508 18ł 2D1 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
1D2 ł8 17ł 2Q0
1Q2 ł9 16ł 2D0
1D3 ł10 15ł /2OE
1Q3 ł11 14ł 2LE
GND ł12 13ł 2RST
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
4510
4-bit synchronous binary up/down counter with asynchronous load, reset and
ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
LD ł1 ŔÄÄŮ 16ł VCC
Q3 ł2 15ł CLK
P3 ł3 14ł Q2
P0 ł4 13ł P2
/RCI ł5 4510 12ł P1
Q0 ł6 11ł Q1
/RCO ł7 10ł UP//DN
GND ł8 9ł RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4511, 744511
BCD to 7-segment decoder/common-cathode LED driver.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł YF
/LT ł3 14ł YG
/BI ł4 13ł YA
/LE ł5 4511 12ł YB
A3 ł6 11ł YC
A0 ł7 10ł YD
GND ł8 9ł YE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4512
8-to-1 line 3-state data selector/multiplexer with AND inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 16ł VCC Y = Anú/B
A1 ł2 15ł /OE
A2 ł3 14ł Y
A3 ł4 13ł S2
A4 ł5 4512 12ł S1
A5 ł6 11ł S0
A6 ł7 10ł /B
GND ł8 9ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4514, 744514
1-of-16 noninverting decoder/demultiplexer with address latches.
ÚÄÄÄÂÄÄÂÄÄÄż
LE ł1 ŔÄÄŮ 24ł VCC
S0 ł2 23ł /EN
S1 ł3 22ł S3
Y7 ł4 21ł S2
Y6 ł5 20ł Y10
Y5 ł6 19ł Y11
Y4 ł7 4514 18ł Y8
Y3 ł8 17ł Y9
Y2 ł9 16ł Y15
Y1 ł10 15ł Y14
Y0 ł11 14ł Y13
GND ł12 13ł Y12
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4515, 744515
1-of-16 inverting decoder/demultiplexer with address latches.
ÚÄÄÄÂÄÄÂÄÄÄż
LE ł1 ŔÄÄŮ 24ł VCC
S0 ł2 23ł /EN
S1 ł3 22ł S3
/Y7 ł4 21ł S2
/Y6 ł5 20ł /Y10
/Y5 ł6 19ł /Y11
/Y4 ł7 4515 18ł /Y8
/Y3 ł8 17ł /Y9
/Y2 ł9 16ł /Y15
/Y1 ł10 15ł /Y14
/Y0 ł11 14ł /Y13
GND ł12 13ł /Y12
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4516
4-bit synchronous decade up/down counter with asynchronous load, reset and
ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
LD ł1 ŔÄÄŮ 16ł VCC
Q3 ł2 15ł CLK
P3 ł3 14ł Q2
P0 ł4 13ł P2
/RCI ł5 4516 12ł P1
Q0 ł6 11ł Q1
/RCO ł7 10ł UP//DN
GND ł8 9ł RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4517
Dual 64-bit 3-state serial-in serial-out shift register with 4 serial
in/outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
1Q48 ł1 ŔÄÄŮ 16ł VCC
1Q16 ł2 15ł 2Q48
1WR ł3 14ł 2Q16
1CLK ł4 13ł 2WR
1Q0 ł5 4517 12ł 2CLK
1Q32 ł6 11ł 2Q0
1D ł7 10ł 2Q32
GND ł8 9ł 2D
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4518, 744518
Dual 4-bit asynchronous decade counters with reset and both active high and
active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
1CLK ł1 ŔÄÄŮ 16ł VCC
/1CLK ł2 15ł 2RST
1Q0 ł3 14ł 2Q3
1Q1 ł4 13ł 2Q2
1Q2 ł5 4518 12ł 2Q1
1Q3 ł6 11ł 2Q0
1RST ł7 10ł /2CLK
GND ł8 9ł 2CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4520, 744520
Dual 4-bit asynchronous binary counters with reset and both active high and
active low clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
1CLK ł1 ŔÄÄŮ 16ł VCC
/1CLK ł2 15ł 2RST
1Q0 ł3 14ł 2Q3
1Q1 ł4 13ł 2Q2
1Q2 ł5 4520 12ł 2Q1
1Q3 ł6 11ł 2Q0
1RST ł7 10ł /2CLK
GND ł8 9ł 2CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4527
4-bit synchronous decade rate multiplier.
ÚÄÄÄÂÄÄÂÄÄÄż
Q9 ł1 ŔÄÄŮ 16ł VCC
D2 ł2 15ł D1
D3 ł3 14ł D0
SET9 ł4 13ł RST
/Q ł5 4527 12ł CASC
Q ł6 11ł CIN
COUT ł7 10ł STB
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4532
8-to-3 line noninverting priority encoder with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A4 ł1 ŔÄÄŮ 16ł VCC
A5 ł2 15ł EO
A6 ł3 14ł GS
A7 ł4 13ł A3
EI ł5 4532 12ł A2
Y2 ł6 11ł A1
Y1 ł7 10ł A0
GND ł8 9ł Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4536
24-bit programmable frequency divider/digital timer with oscillator,
set and reset inputs. Digitally programmable from 2^1 to 2^24.
Connect MONO via a >10kę resistor to ground for square wave output,
or to a RC network (R to VCC) for a controlled output pulse width.
Maximum guaranteed clock frequency is 500kHz at VCC=+5V (what a pity!!!).
ÚÄÄÄÂÄÄÂÄÄÄż
SET ł1 ŔÄÄŮ 16ł VCC
RST ł2 15ł MONO
X1 ł3 14ł /XEN
X0 ł4 13ł Q
X2 ł5 4536 12ł S3
/DIV256 ł6 11ł S2
CLKEN ł7 10ł S1
GND ł8 9ł S0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4538, 744538
Dual precision monostable multivibrator with Schmitt-trigger inputs.
Retriggerable, resettable.
For 74HC4538 the Cext pin may be grounded.
ÚÄÄÄÂÄÄÂÄÄÄż
1Cext ł1 ŔÄÄŮ 16ł VCC
1RCext ł2 15ł 2Cext
1RST ł3 14ł 2RCext
1TR ł4 13ł 2RST
/1TR ł5 4538 12ł 2TR
1Q ł6 11ł /2TR
/1Q ł7 10ł 2Q
GND ł8 9ł /2Q
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4543, 744543
BCD to 7-segment decoder/LCD driver with input latch.
The í (phase) input should be connected to the backplane of the LCD.
ÚÄÄÄÂÄÄÂÄÄÄż
LE ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł YF
A1 ł3 14ł YG
A3 ł4 13ł YE
A0 ł5 4543 12ł YD
í ł6 11ł YC
BI ł7 10ł YB
GND ł8 9ł YA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4555
Dual 1-of-4 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC ł/ENł S1ł S0ş Y0ł Y1ł Y2ł Y3ł
1S0 ł2 15ł /2EN ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
1S1 ł3 14ł 2S0 ł 1 ł X ł X ş 0 ł 0 ł 0 ł 0 ł
1Y0 ł4 13ł 2S1 ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
1Y1 ł5 4555 12ł 2Y0 ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
1Y2 ł6 11ł 2Y1 ł 0 ł 1 ł 0 ş 0 ł 0 ł 1 ł 0 ł
1Y3 ł7 10ł 2Y2 ł 0 ł 1 ł 1 ş 0 ł 0 ł 0 ł 1 ł
GND ł8 9ł 2Y3 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4556
Dual 1-of-4 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC ł/ENł S1ł S0ş/Y0ł/Y1ł/Y2ł/Y3ł
1S0 ł2 15ł /2EN ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
1S1 ł3 14ł 2S0 ł 1 ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/1Y0 ł4 13ł 2S1 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/1Y1 ł5 4556 12ł /2Y0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
/1Y2 ł6 11ł /2Y1 ł 0 ł 1 ł 0 ş 1 ł 1 ł 0 ł 1 ł
/1Y3 ł7 10ł /2Y2 ł 0 ł 1 ł 1 ş 1 ł 1 ł 1 ł 0 ł
GND ł8 9ł /2Y3 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4585
4-bit noninverting magnitude comparator with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
B2 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł A3
OA=B ł3 14ł B3
IA>B ł4 13ł OA>B
IA<B ł5 4585 12ł OA<B
IA=B ł6 11ł B0
A1 ł7 10ł A0
GND ł8 9ł B1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
4599
1-of-8 addressable latch with readback and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
Q7 ł1 ŔÄÄŮ 18ł VCC
RST ł2 17ł Q6
D ł3 16ł Q5
/WR ł4 15ł Q4
A0 ł5 4599 14ł Q3
A1 ł6 13ł Q2
A2 ł7 12ł Q1
CE ł8 11ł Q0
GND ł9 10ł /RD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
551000
128kx8 SRAM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
ł1 ŔÄÄŮ 32ł VCC
A16 ł2 31ł A15
A14 ł3 30ł CE2
A12 ł4 29ł /WE
A7 ł5 28ł A13
A6 ł6 27ł A8
A5 ł7 26ł A9
A4 ł8 551000 25ł A11
A3 ł9 24ł /OE
A2 ł10 23ł A10
A1 ł11 22ł /CE
A0 ł12 21ł D7
D0 ł13 20ł D6
D1 ł14 19ł D5
D2 ł15 18ł D4
GND ł16 17ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
55256
32kx8 SRAM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A14 ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł /WE
A7 ł3 26ł A13
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 55256 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
555, 7555
Universal timer.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 8ł VCC
TR ł2 7ł Dis
Q ł3 555 6ł Thr
/RST ł4 5ł CV
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
556
Dual 555 universal timers.
ÚÄÄÄÂÄÄÂÄÄÄż
1Dis ł1 ŔÄÄŮ 14ł VCC
1Thr ł2 13ł 2Dis
1CV ł3 12ł 2Thr
/1RST ł4 556 11ł 2CV
1Q ł5 10ł /2RST
1TR ł6 9ł 2Q
GND ł7 8ł 2TR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
5564
8kx8 SRAM.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
ł1 ŔÄÄŮ 28ł VCC
A12 ł2 27ł /WE
A7 ł3 26ł CE2
A6 ł4 25ł A8
A5 ł5 24ł A9
A4 ł6 23ł A11
A3 ł7 5564 22ł /OE
A2 ł8 21ł A10
A1 ł9 20ł /CE1
A0 ł10 19ł D7
D0 ł11 18ł D6
D1 ł12 17ł D5
D2 ł13 16ł D4
GND ł14 15ł D3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
558
Quad monostable timers.
ÚÄÄÄÂÄÄÂÄÄÄż
1Q ł1 ŔÄÄŮ 16ł 4Q
1RCext ł2 15ł 4RCext
1TR ł3 14ł 4TR
CV ł4 13ł /RST
VCC ł5 558 12ł GND
2TR ł6 11ł 3TR
2RCext ł7 10ł 3RCext
2Q ł8 9ł 3Q
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
5911
Serial 128x8/64x16 EEPROM.
ÚÄÄÄÂÄÄÂÄÄÄż
CD ł1 ŔÄÄŮ 8ł VCC
CLK ł2 7ł RDY//BSY
DI ł3 5911 6ł x16//x8
DO ł4 5ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
6502, 65SC02
Mostek 6502 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 40ł /RST
RDY ł2 39ł í2
í1 ł3 38ł /SO
/IRQ ł4 37ł í0 (in)
ł5 36ł
/NMI ł6 35ł
SYNC ł7 34ł R//W
VCC ł8 33ł D0
A0 ł9 32ł D1
A1 ł10 6502 31ł D2
A2 ł11 65SC02 30ł D3
A3 ł12 29ł D4
A4 ł13 28ł D5
A5 ł14 27ł D6
A6 ł15 26ł D7
A7 ł16 25ł A15
A8 ł17 24ł A14
A9 ł18 23ł A13
A10 ł19 22ł A12
A11 ł20 21ł GND
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
6551
Asynchronous serial interface controller (Rockwell).
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 28ł R//W
CS0 ł2 27ł CLK
/CS1 ł3 26ł /IRQ
/RST ł4 25ł D7
RxC ł5 24ł D6
X1 ł6 23ł D5
X0 ł7 6551 22ł D4
/RTS ł8 21ł D3
/CTS ł9 20ł D2
TxD ł10 19ł D1
/DTR ł11 18ł D0
RxD ł12 17ł /DSR
RS0 ł13 16ł /DCD
RS1 ł14 15ł VCC
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68000, 68010 (DIP)
Motorola 16/32-bit microprocessor.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D4 ł1 ŔÄÄŮ 64ł D5
D3 ł2 63ł D6
D2 ł3 62ł D7
D1 ł4 61ł D8
D0 ł5 60ł D9
/AS ł6 59ł D10
/UDS ł7 58ł D11
/LDS ł8 57ł D12
R//W ł9 56ł D13
/DTACK ł10 55ł D14
/BG ł11 54ł D15
/BGACK ł12 53ł GND
/BR ł13 52ł A23
VCC ł14 51ł A22
CLK ł15 50ł A21
GND ł16 68000 49ł VCC
/HALT ł17 68010 48ł A20
/RST ł18 47ł A19
/VMA ł19 46ł A18
E ł20 45ł A17
/VPA ł21 44ł A16
/BERR ł22 43ł A15
/IPL2 ł23 42ł A14
/IPL1 ł24 41ł A13
/IPL0 ł25 40ł A12
FC2 ł26 39ł A11
FC1 ł27 38ł A10
FC0 ł28 37ł A9
A1 ł29 36ł A8
A2 ł30 35ł A7
A3 ł31 34ł A6
A4 ł32 33ł A5
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68000, 68010 (PLCC)
Motorola 16/32-bit microprocessor.
PLCC68
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 10 /DTACK ł 27 /IPL0 ł 44 A13 ł 61 D12 ł
ł 11 /BG ł 28 FC2 ł 45 A14 ł 62 D11 ł
ł 12 /BGACK ł 29 FC1 ł 46 A15 ł 63 D10 ł
ł 13 /BR ł 30 FC0 ł 47 A16 ł 64 D9 ł
ł 14 VCC ł 31 ł 48 A17 ł 65 D8 ł
ł 15 CLK ł 32 A1 ł 49 A18 ł 66 D7 ł
ł 16 GND ł 33 A2 ł 50 A19 ł 67 D6 ł
ł 17 GND ł 34 A3 ł 51 A20 ł 68 D5 ł
ł 18 ł 35 A4 ł 52 VCC ł 1 D4 ł
ł 19 /HALT ł 36 A5 ł 53 A21 ł 2 D3 ł
ł 20 /RST ł 37 A6 ł 54 A22 ł 3 D2 ł
ł 21 /VMA ł 38 A7 ł 55 A23 ł 4 D1 ł
ł 22 E ł 39 A8 ł 56 GND ł 5 D0 ł
ł 23 /VPA ł 40 A9 ł 57 GND ł 6 /AS ł
ł 24 /BERR ł 41 A10 ł 58 D15 ł 7 /UDS ł
ł 25 /IPL2 ł 42 A11 ł 59 D14 ł 8 /LDS ł
ł 26 /IPL1 ł 43 A12 ł 60 D13 ł 9 R//W ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68008 (DIP)
Motorola 16-bit microprocessor with 8-bit data bus.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A3 ł1 ŔÄÄŮ 48ł A2
A4 ł2 47ł A0
A5 ł3 46ł A0
A6 ł4 45ł FC0
A7 ł5 44ł FC1
A8 ł6 43ł FC2
A9 ł7 42ł /IPL02
A10 ł8 41ł /IPL1
A11 ł9 40ł /BERR
A12 ł10 39ł /VPA
A13 ł11 38ł E
A14 ł12 37ł /RST
VCC ł13 68008 36ł /HALT
A15 ł14 35ł GND
GND ł15 34ł CLK
A16 ł16 33ł /BR
A17 ł17 32ł /BG
A18 ł18 31ł /DTACK
A19 ł19 30ł R//W
D7 ł20 29ł /DS
D6 ł21 28ł /AS
D5 ł22 27ł D0
D4 ł23 26ł D1
D3 ł24 25ł D2
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68008 (PLCC)
Motorola 16-bit microprocessor with 8-bit data bus.
PLCC52
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 8 A9 ł 21 A19 ł 34 /DTACK ł 47 /IPL0 ł
ł 9 A10 ł 22 A20 ł 35 /BG ł 48 FC2 ł
ł 10 A11 ł 23 D7 ł 36 /BGACK ł 49 FC1 ł
ł 11 A12 ł 24 D6 ł 37 /BR ł 50 FC0 ł
ł 12 A13 ł 25 D5 ł 38 CLK ł 51 A0 ł
ł 13 A21 ł 26 D4 ł 39 GND ł 52 A1 ł
ł 14 A14 ł 27 D3 ł 40 /HALT ł 1 A2 ł
ł 15 VCC ł 28 D2 ł 41 /RST ł 2 A3 ł
ł 16 A15 ł 29 D1 ł 42 E ł 3 A4 ł
ł 17 GND ł 30 D0 ł 43 /VPA ł 4 A5 ł
ł 18 A16 ł 31 /AS ł 44 /BERR ł 5 A6 ł
ł 19 A17 ł 32 /DS ł 45 /IPL1 ł 6 A7 ł
ł 20 A18 ł 33 R//W ł 46 /IPL2 ł 7 A8 ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
6802
Motorola 6802 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 40ł /RST
/HALT ł2 39ł EXTAL
MR ł3 38ł XTAL
/IRQ ł4 37ł E
VMA ł5 36ł RAMEN
/NMI ł6 35ł VCC_RAM
BA ł7 34ł R//W
VCC ł8 33ł D0
A0 ł9 32ł D1
A1 ł10 MC 31ł D2
A2 ł11 6802 30ł D3
A3 ł12 29ł D4
A4 ł13 28ł D5
A5 ł14 27ł D6
A6 ł15 26ł D7
A7 ł16 25ł A15
A8 ł17 24ł A14
A9 ł18 23ł A13
A10 ł19 22ł A12
A11 ł20 21ł GND
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
6809, 6309
Motorola 6809 and Hitachi 63C09 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 40ł /HALT
/NMI ł2 39ł EXTAL
/IRQ ł3 38ł XTAL
/FIRQ ł4 37ł /RST
BS ł5 36ł MRDY
BA ł6 35ł Q
VCC ł7 34ł E
A0 ł8 33ł /BREQ
A1 ł9 32ł R//W
A2 ł10 MC6809 31ł D0
A3 ł11 H63C09 30ł D1
A4 ł12 29ł D2
A5 ł13 28ł D3
A6 ł14 27ł D4
A7 ł15 26ł D5
A8 ł16 25ł D6
A9 ł17 24ł D7
A10 ł18 23ł A15
A11 ł19 22ł A14
A12 ł20 21ł A13
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68153
680x0 family bus interrupter.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VCC ł1 ŔÄÄŮ 40ł A3
R//W ł2 39ł A2
/CE ł3 38ł A1
/DTACK ł4 37ł D7
/IACK ł5 36ł D6
/IACKi ł6 35ł D5
/IACKo ł7 34ł D4
/IRQ1 ł8 33ł D3
GND ł9 32ł D2
GND ł10 31ł GND
VCC ł11 68153 30ł VCC
/IRQ2 ł12 29ł D1
/IRQ3 ł13 28ł D0
/IRQ4 ł14 27ł /INTAE
/IRQ5 ł15 26ł INTAL1
/IRQ6 ł16 25ł INTAL0
/IRQ7 ł17 24ł /INT3
CLK ł18 23ł /INT2
/INT0 ł19 22ł /INT1
GND ł20 21ł VCC
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68230 (DIP)
680x0 family Parallel Interface and Timer (PI/T)
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D5 ł1 ŔÄÄŮ 48ł D4
D6 ł2 47ł D3
D7 ł3 46ł D2
PA0 ł4 45ł D1
PA1 ł5 44ł D0
PA2 ł6 43ł R//W
PA3 ł7 42ł /DTACK
PA4 ł8 41ł /CE
PA5 ł9 40ł CLK
PA6 ł10 39ł /RST
PA7 ł11 38ł GND
VCC ł12 37ł PC7 /TIACK
H1 ł13 68230 36ł PC6 /PIACK
H2 ł14 35ł PC5 /PIRQ
H3 ł15 34ł PC4 /DMAREQ
H4 ł16 33ł PC3 TOUT
PB0 ł17 32ł PC2 TIN
PB1 ł18 31ł PC1
PB2 ł19 30ł PC0
PB3 ł20 29ł RS0
PB4 ł21 28ł RS1
PB5 ł22 27ł RS2
PB6 ł23 26ł RS3
PB7 ł24 25ł RS4
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68230 (PLCC)
680x0 family Parallel Interface and Timer (PI/T)
PLCC52
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 8 ł 21 ł 34 PC0 ł 47 R//W ł
ł 9 PA4 ł 22 PB2 ł 35 PC1 ł 48 D0 ł
ł 10 PA5 ł 23 PB3 ł 36 PC2 TIN ł 49 D1 ł
ł 11 PA6 ł 24 PB4 ł 37 PC3 TOUT ł 50 D2 ł
ł 12 PA7 ł 25 PB5 ł 38 PC4 /DMARQ ł 51 D3 ł
ł 13 VCC ł 26 PB6 ł 39 PC5 /PIRQ ł 52 D4 ł
ł 14 H1 ł 27 PB7 ł 40 PC6 /PIACK ł 1 D5 ł
ł 15 H2 ł 28 A4 ł 41 PC7 /TIACK ł 2 D6 ł
ł 16 H3 ł 29 A3 ł 42 GND ł 3 D7 ł
ł 17 H4 ł 30 A2 ł 43 /RST ł 4 PA0 ł
ł 18 PB0 ł 31 A1 ł 44 CLK ł 5 PA1 ł
ł 19 PB1 ł 32 A0 ł 45 /CE ł 6 PA2 ł
ł 20 ł 33 ł 46 /DTACK ł 7 PA3 ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
6845
CRT Controller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 40ł VSYNC
/RST ł2 39ł HSYNC
LPSTB ł3 38ł RA0
MA0 ł4 37ł RA1
MA1 ł5 36ł RA2
MA2 ł6 35ł RA3
MA3 ł7 34ł RA4
MA4 ł8 33ł D0
MA5 ł9 32ł D1
MA6 ł10 6845 31ł D2
MA7 ł11 CRTC 30ł D3
MA8 ł12 29ł D4
MA9 ł13 28ł D5
MA10 ł14 27ł D6
MA11 ł15 26ł D7
MA12 ł16 25ł /CE
MA13 ł17 24ł A0
DISPEN ł18 23ł IORQ
CURSOR ł19 22ł R/W
VCC ł20 21ł CLK
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68452
680x0 family bus arbiter.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
VCC ł1 ŔÄÄŮ 28ł GND
VCC ł2 27ł /BCLR
/GT4 ł3 26ł /GT0
/REQ3 ł4 25ł /REQ4
/GT5 ł5 24ł /GT1
/REQ2 ł6 23ł /REQ5
/REQ1 ł7 22ł /REQ6
GND ł8 68452 21ł /REQ7
/REQ0 ł9 20ł /BG
/LEI ł10 19ł /BR
/BGACK ł11 18ł /GT2
/GT7 ł12 17ł /GT3
/GT6 ł13 16ł VCC
GND ł14 15ł VCC
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68901 (DIP)
680x0 multi-function peripheral.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
R//W ł1 ŔÄÄŮ 48ł /CE
RS0 ł2 47ł /DS
RS1 ł3 46ł /DTACK
RS2 ł4 45ł /IACK
RS3 ł5 44ł D7
RS4 ł6 43ł D6
TC ł7 42ł D5
SO ł8 41ł D4
SI ł9 40ł D3
RC ł10 39ł D2
VCC ł11 38ł D1
ł12 37ł D0
TAO ł13 68901 36ł GND
TBO ł14 35ł CLK
TCO ł15 34ł /IEI
TDO ł16 33ł /IEO
X1 ł17 32ł /IRQ
X0 ł18 31ł /RR
TAI ł19 30ł /TR
TBI ł20 29ł INT7
/RST ł21 28ł INT6
INT0 ł22 27ł INT5
INT1 ł23 26ł INT4
INT2 ł24 25ł INT3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
68901 (PLCC)
680x0 multi-function peripheral.
PLCC52
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 8 TC ł 21 ł 34 /TR ł 47 D6 ł
ł 9 SO ł 22 TAI ł 35 /RR ł 48 D7 ł
ł 10 SI ł 23 TBI ł 36 /IRQ ł 49 /IACK ł
ł 11 RC ł 24 /RST ł 37 /IEO ł 50 /DTACK ł
ł 12 VCC ł 25 INT0 ł 38 /IEI ł 51 /DS ł
ł 13 ł 26 INT1 ł 39 CLK ł 52 /CE ł
ł 14 ł 27 INT2 ł 40 GND ł 1 ł
ł 15 TAO ł 28 INT3 ł 41 D0 ł 2 R//W ł
ł 16 TBO ł 29 INT4 ł 42 D1 ł 3 RS0 ł
ł 17 TCO ł 30 INT5 ł 43 D2 ł 4 RS1 ł
ł 18 TDO ł 31 INT6 ł 44 D3 ł 5 RS2 ł
ł 19 X1 ł 32 INT7 ł 45 D4 ł 6 RS3 ł
ł 20 X0 ł 33 ł 46 D5 ł 7 RS4 ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
6N135
Optocoupler with IR diode and transistor output configuration.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 8ł VCC
A ł2 7ł B
K ł3 6N135 6ł C
ł4 5ł E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
6N138
Optocoupler with IR diode and darlington transistor output configuration.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 8ł VCC
A ł2 7ł B
K ł3 6N138 6ł C
ł4 5ł E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7400
Quad 2-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 7400 11ł /4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7401
Quad 2-input open-collector NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1A ł2 13ł /4Y ĆÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 4B ł 0 ł 0 ş Z ł
/2Y ł4 7401 11ł 4A ł 0 ł 1 ş Z ł
2A ł5 10ł /3Y ł 1 ł 0 ş Z ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7402
Quad 2-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A+B
1A ł2 13ł /4Y ĆÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 4B ł 0 ł 0 ş 1 ł
/2Y ł4 7402 11ł 4A ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7403
Quad 2-input open-collector NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş Z ł
2A ł4 7403 11ł /4Y ł 0 ł 1 ş Z ł
2B ł5 10ł 3B ł 1 ł 0 ş Z ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7404
Hex inverters.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş 1 ł
/2Y ł4 7404 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7405
Hex open-collector inverters.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş Z ł
/2Y ł4 7405 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7406
Hex open-collector high-voltage inverters.
Maximum output voltage is 30V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş Z ł
/2Y ł4 7406 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7407
Hex open-collector high-voltage buffers.
Maximum output voltage is 30V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ş Y ł Y = A
1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł 6Y ł 0 ş 0 ł
2Y ł4 7407 11ł 5A ł 1 ş Z ł
3A ł5 10ł 5Y ŔÄÄÄĐÄÄÄŮ
3Y ł6 9ł 4A
GND ł7 8ł 4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7408
Quad 2-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 7408 11ł 4Y ł 0 ł 1 ş 0 ł
2B ł5 10ł 3B ł 1 ł 0 ş 0 ł
2Y ł6 9ł 3A ł 1 ł 1 ş 1 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7409
Quad 2-input open-collector AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 7409 11ł 4Y ł 0 ł 1 ş 0 ł
2B ł5 10ł 3B ł 1 ł 0 ş 0 ł
2Y ł6 9ł 3A ł 1 ł 1 ş Z ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741
Universal operational amplifier.
ÚÄÄÄÂÄÄÂÄÄÄż
NULL ł1 ŔÄÄŮ 8ł
-In ł2 7ł VCC
+In ł3 741 6ł OUT
VEE ł4 5ł NULL
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7410
Triple 3-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş/Y ł /Y = ABC
1B ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł /1Y ł 0 ł X ł X ş 1 ł
2B ł4 7410 11ł 3C ł 1 ł 0 ł X ş 1 ł
2C ł5 10ł 3B ł 1 ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741000
Quad 2-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 7410 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 00 11ł /4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741004
Hex inverters with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 7410 12ł /6Y ł 0 ş Z ł
/2Y ł4 04 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741005
Hex open-collector inverters with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 7410 12ł /6Y ł 0 ş Z ł
/2Y ł4 05 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741032
Quad 2-input OR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A+B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 7410 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 32 11ł 4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
2Y ł6 9ł 3A ł 1 ł 1 ş 1 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74107
Dual negative-edge-triggered J-K flip-flops with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
1J ł1 ŔÄÄŮ 14ł VCC ł J ł K ł/CLKł/RSTş Q ł/Q ł
/1Q ł2 13ł /1RST ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1Q ł3 74 12ł /1CLK ł X ł X ł X ł 0 ş 0 ł 1 ł
1K ł4 107 11ł 2K ł 0 ł 0 ł \ ł 1 ş - ł - ł
2Q ł5 10ł /2RST ł 0 ł 1 ł \ ł 1 ş 0 ł 1 ł
/2Q ł6 9ł /2CLK ł 1 ł 0 ł \ ł 1 ş 1 ł 0 ł
GND ł7 8ł 2J ł 1 ł 1 ł \ ł 1 ş/Q ł Q ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł X ł !\ ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
74109
Dual J-/K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1RST ł1 ŔÄÄŮ 16ł VCC ł J ł/K łCLKł/SETł/RSTş Q ł/Q ł
1J ł2 15ł /2RST ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/1K ł3 14ł 2J ł X ł X ł X ł 0 ł 0 ş 1 ł 1 ł
1CLK ł4 74 13ł /2K ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
/1SET ł5 109 12ł 2CLK ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
1Q ł6 11ł /2SET ł 0 ł 0 ł / ł 1 ł 1 ş 0 ł 1 ł
/1Q ł7 10ł 2Q ł 0 ł 1 ł / ł 1 ł 1 ş - ł - ł
GND ł8 9ł /2Q ł 1 ł 0 ł / ł 1 ł 1 ş/Q ł Q ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł / ł 1 ł 1 ş 1 ł 0 ł
ł X ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411
Triple 3-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş Y ł Y = ABC
1B ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 1Y ł 0 ł X ł X ş 0 ł
2B ł4 7411 11ł 3C ł 1 ł 0 ł X ş 0 ł
2C ł5 10ł 3B ł 1 ł 1 ł 0 ş 0 ł
2Y ł6 9ł 3A ł 1 ł 1 ł 1 ş 1 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411000
Quad 2-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş/Y ł /Y = AB
/1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2B ł 0 ł 0 ş 1 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 1 ł
GND ł5 000 12ł VCC ł 1 ł 0 ş 1 ł
/3Y ł6 11ł 3A ł 1 ł 1 ş 0 ł
/4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411002
Quad 2-input NOR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş/Y ł /Y = A+B
/1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2B ł 0 ł 0 ş 1 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 0 ł
GND ł5 002 12ł VCC ł 1 ł 0 ş 0 ł
/3Y ł6 11ł 3A ł 1 ł 1 ş 0 ł
/4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411004
Hex inverters with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
/1Y ł1 ŔÄÄŮ 20ł 1A ł A ş/Y ł /Y = A
/2Y ł2 19ł 2A ĆÍÍÍÎÍÍ͵
/3Y ł3 18ł 3A ł 0 ş 1 ł
GND ł4 17ł ł 1 ş 0 ł
GND ł5 7411 16ł VCC ŔÄÄÄĐÄÄÄŮ
GND ł6 004 15ł VCC
GND ł7 14ł
/4Y ł8 13ł 4A
/5Y ł9 12ł 5A
/6Y ł10 11ł 6A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411008
Quad 2-input AND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş Y ł Y = AB
1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
2Y ł3 14ł 2B ł 0 ł 0 ş 0 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 0 ł
GND ł5 008 12ł VCC ł 1 ł 0 ş 0 ł
3Y ł6 11ł 3A ł 1 ł 1 ş 1 ł
4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411010
Triple 3-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ł C ş/Y ł /Y = ABC
/1Y ł2 15ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2A ł 0 ł X ł X ş 1 ł
GND ł4 7411 13ł VCC ł 1 ł 0 ł X ş 1 ł
GND ł5 010 12ł VCC ł 1 ł 1 ł 0 ş 1 ł
/3Y ł6 11ł 2B ł 1 ł 1 ł 1 ş 0 ł
3C ł7 10ł 2C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 9ł 3A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411011
Triple 3-input AND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ł C ş Y ł Y = ABC
1Y ł2 15ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2Y ł3 14ł 2A ł 0 ł X ł X ş 0 ł
GND ł4 7411 13ł VCC ł 1 ł 0 ł X ş 0 ł
GND ł5 011 12ł VCC ł 1 ł 1 ł 0 ş 0 ł
3Y ł6 11ł 2B ł 1 ł 1 ł 1 ş 1 ł
3C ł7 10ł 2C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 9ł 3A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411013
Dual 4-input NAND gates with schmitt-trigger inputs and buffered output.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1B ł1 ŔÄÄŮ 14ł ł A ł B ł C ł D ş/Y ł /Y = ABCD
1A ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 7411 12ł 1D ł 0 ł X ł X ł X ş 1 ł
GND ł4 013 11ł VCC ł 1 ł 0 ł X ł X ş 1 ł
/2Y ł5 10ł 2A ł 1 ł 1 ł 0 ł X ş 1 ł
2D ł6 9ł 2B ł 1 ł 1 ł 1 ł 0 ş 1 ł
2C ł7 8ł ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
7411014
Hex inverters with schmitt-trigger inputs and buffered output.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
/1Y ł1 ŔÄÄŮ 20ł 1A ł A ş/Y ł /Y = A
/2Y ł2 19ł 2A ĆÍÍÍÎÍÍ͵
/3Y ł3 18ł 3A ł 0 ş 1 ł
GND ł4 17ł ł 1 ş 0 ł
GND ł5 7411 16ł VCC ŔÄÄÄĐÄÄÄŮ
GND ł6 014 15ł VCC
GND ł7 14ł
/4Y ł8 13ł 4A
/5Y ł9 12ł 5A
/6Y ł10 11ł 6A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411020
Dual 4-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1B ł1 ŔÄÄŮ 14ł ł A ł B ł C ł D ş/Y ł /Y = ABCD
1A ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 1D ł 0 ł X ł X ł X ş 1 ł
GND ł4 7411 11ł VCC ł 1 ł 0 ł X ł X ş 1 ł
/2Y ł5 020 10ł 2A ł 1 ł 1 ł 0 ł X ş 1 ł
2D ł6 9ł 2B ł 1 ł 1 ł 1 ł 0 ş 1 ł
2C ł7 8ł ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
7411021
Dual 4-input AND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1B ł1 ŔÄÄŮ 14ł ł A ł B ł C ł D ş Y ł Y = ABCD
1A ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 1D ł 0 ł X ł X ł X ş 0 ł
GND ł4 7411 11ł VCC ł 1 ł 0 ł X ł X ş 0 ł
2Y ł5 021 10ł 2A ł 1 ł 1 ł 0 ł X ş 0 ł
2D ł6 9ł 2B ł 1 ł 1 ł 1 ł 0 ş 0 ł
2C ł7 8ł ł 1 ł 1 ł 1 ł 1 ş 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
7411027
Triple 3-input NOR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż _____
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ł C ş/Y ł /Y = A+B+C
/1Y ł2 15ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2A ł 0 ł 0 ł 0 ş 1 ł
GND ł4 7411 13ł VCC ł 0 ł 0 ł 1 ş 0 ł
GND ł5 027 12ł VCC ł 0 ł 1 ł X ş 0 ł
/3Y ł6 11ł 2B ł 1 ł X ł X ş 0 ł
3C ł7 10ł 2C ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 9ł 3A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411030
8-input NAND gate with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ________
C ł1 ŔÄÄŮ 14ł D /Y = ABCDEFGH
B ł2 13ł E
A ł3 7411 12ł F
GND ł4 030 11ł VCC
/Y ł5 10ł
ł6 9ł G
ł7 8ł H
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411032
Quad 2-input OR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş Y ł Y = A+B
1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
2Y ł3 14ł 2B ł 0 ł 0 ş 0 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 1 ł
GND ł5 032 12ł VCC ł 1 ł 0 ş 1 ł
3Y ł6 11ł 3A ł 1 ł 1 ş 1 ł
4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411034
Hex buffers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
1Y ł1 ŔÄÄŮ 20ł 1A ł A ş Y ł Y = A
2Y ł2 19ł 2A ĆÍÍÍÎÍÍ͵
3Y ł3 18ł 3A ł 0 ş 0 ł
GND ł4 17ł ł 1 ş 1 ł
GND ł5 7411 16ł VCC ŔÄÄÄĐÄÄÄŮ
GND ł6 034 15ł VCC
GND ł7 14ł
4Y ł8 13ł 4A
5Y ł9 12ł 5A
6Y ł10 11ł 6A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411074
Dual D flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1SET ł1 ŔÄÄŮ 14ł 1CLK ł D łCLKł/SETł/RSTş Q ł/Q ł
1Q ł2 13ł 1D ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/1Q ł3 7411 12ł /1RST ł X ł X ł 0 ł 0 ş 1 ł 1 ł
GND ł4 074 11ł VCC ł X ł X ł 0 ł 1 ş 1 ł 0 ł
/2Q ł5 10ł /2RST ł X ł X ł 1 ł 0 ş 0 ł 1 ł
2Q ł6 9ł 2D ł 0 ł / ł 1 ł 1 ş 0 ł 1 ł
/2SET ł7 8ł 2CLK ł 1 ł / ł 1 ł 1 ş 1 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411086
Quad 2-input XOR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1Y ł2 15ł 2B ĆÍÍÍŘÍÍÍÎÍÍ͵
2Y ł3 14ł 2A ł 0 ł 0 ş 0 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 1 ł
GND ł5 086 12ł VCC ł 1 ł 0 ş 1 ł
3Y ł6 11ł 3B ł 1 ł 1 ş 0 ł
4Y ł7 10ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4A ł8 9ł 4B
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411109
Dual J-/K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1SET ł1 ŔÄÄŮ 16ł 1CLK ł J ł/K łCLKł/SETł/RSTş Q ł/Q ł
1Q ł2 15ł /1K ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/1Q ł3 14ł 1J ł X ł X ł X ł 0 ł 0 ş 1 ł 1 ł
GND ł4 7411 13ł /1RST ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
/2Q ł5 109 12ł VCC ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
2Q ł6 11ł /2RST ł 0 ł 0 ł / ł 1 ł 1 ş 0 ł 1 ł
/2SET ł7 10ł 2J ł 0 ł 1 ł / ł 1 ł 1 ş - ł - ł
2CLK ł8 9ł /2K ł 1 ł 0 ł / ł 1 ł 1 ş/Q ł Q ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł / ł 1 ł 1 ş 1 ł 0 ł
ł X ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411112
Dual negative-edge-triggered J-K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1SET ł1 ŔÄÄŮ 16ł 1J ł J ł K ł/CLKł/SETł/RSTş Q ł/Q ł
1Q ł2 15ł 1K ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/1Q ł3 14ł /1CLK ł X ł X ł X ł 0 ł 0 ş 0 ł 0 ł
GND ł4 7411 13ł /1RST ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
/2Q ł5 112 12ł VCC ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
2Q ł6 11ł /2RST ł 0 ł 0 ł \ ł 1 ł 1 ş - ł - ł
/2SET ł7 10ł /2CLK ł 0 ł 1 ł \ ł 1 ł 1 ş 0 ł 1 ł
2J ł8 9ł 2K ł 1 ł 0 ł \ ł 1 ł 1 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł \ ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł !\ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411132
Quad 2-input NAND gates with schmitt-trigger inputs and buffered output.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş/Y ł /Y = AB
/1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2B ł 0 ł 0 ş 1 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 1 ł
GND ł5 132 12ł VCC ł 1 ł 0 ş 1 ł
/3Y ł6 11ł 3A ł 1 ł 1 ş 0 ł
/4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411138
1-of-8 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/Y1 ł1 ŔÄÄŮ 16ł /Y0 łEN1ł/EN2ł/EN3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y7ł
/Y2 ł2 15ł S0 ĆÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
/Y3 ł3 14ł S1 ł 0 ł X ł X ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
GND ł4 7411 13ł S2 ł 1 ł 1 ł X ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/Y4 ł5 138 12ł VCC ł 1 ł 0 ł 1 ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/Y5 ł6 11ł EN1 ł 1 ł 0 ł 0 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/Y6 ł7 10ł /EN2 ł 1 ł 0 ł 0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
/Y7 ł8 9ł /EN3 ł 1 ł 0 ł 0 ł . ł . ł . ş 1 ł 1 ł . ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 0 ł 1 ł 1 ł 1 ş 1 ł 1 ł 1 ł 0 ł
ŔÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
7411139
Dual 1-of-4 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/1Y1 ł1 ŔÄÄŮ 16ł /1Y0 ł/ENł S1ł S0ş/Y0ł/Y1ł/Y2ł/Y3ł
/1Y2 ł2 15ł 1S0 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
/1Y3 ł3 14ł 1S1 ł 1 ł X ł X ş 1 ł 1 ł 1 ł 1 ł
GND ł4 7411 13ł /1EN ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/2Y0 ł5 139 12ł VCC ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
/2Y1 ł6 11ł /2EN ł 0 ł 1 ł 0 ş 1 ł 1 ł 0 ł 1 ł
/2Y2 ł7 10ł 2S0 ł 0 ł 1 ł 1 ş 1 ł 1 ł 1 ł 0 ł
/2Y3 ł8 9ł 2S1 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411151
8-to-1 line data selector/multiplexer with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 16ł A1
/EN ł2 15ł A2
Y ł3 14ł A3
GND ł4 7411 13ł A4
/Y ł5 151 12ł VCC
S0 ł6 11ł A5
S1 ł7 10ł A6
S2 ł8 9ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411153
8-to-2 line noninverting data selector/multiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł 1A0
S1 ł2 15ł 1A1
1Y ł3 14ł 1A2
GND ł4 7411 13ł 1A3
2Y ł5 153 12ł VCC
/1EN ł6 11ł 2A0
/2EN ł7 10ł 2A1
2A3 ł8 9ł 2A2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411157
8-to-4 line noninverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 20ł 1A0
1Y ł2 19ł 1A1
2Y ł3 18ł 2A0
GND ł4 17ł 2A1
GND ł5 7411 16ł VCC
GND ł6 157 15ł VCC
GND ł7 14ł 3A0
3Y ł8 13ł 3A1
4Y ł9 12ł 4A0
/EN ł10 11ł 4A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411158
8-to-4 line inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 20ł 1A0
/1Y ł2 19ł 1A1
/2Y ł3 18ł 2A0
GND ł4 17ł 2A1
GND ł5 7411 16ł VCC
GND ł6 158 15ł VCC
GND ł7 14ł 3A0
/3Y ł8 13ł 3A1
/4Y ł9 12ł 4A0
/EN ł10 11ł 4A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411160
4-bit synchronous decade counter with load, asynchronous reset, and ripple
carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
RCO ł1 ŔÄÄŮ 20ł /RST
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 160 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł ENP
/LOAD ł10 11ł ENT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411161
4-bit synchronous binary counter with load, asynchronous reset, and ripple
carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
RCO ł1 ŔÄÄŮ 20ł /RST
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 161 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł ENP
/LOAD ł10 11ł ENT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411162
4-bit synchronous decade counter with load, reset, and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
RCO ł1 ŔÄÄŮ 20ł /RST
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 162 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł ENP
/LOAD ł10 11ł ENT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411163
4-bit synchronous binary counter with load, reset, and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
RCO ł1 ŔÄÄŮ 20ł /RST
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 163 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł ENP
/LOAD ł10 11ł ENT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411169
4-bit synchronous binary up/down counter with load and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/RCO ł1 ŔÄÄŮ 20ł U//D
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 169 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł /ENP
/LOAD ł10 11ł /ENT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411174
6-bit D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 20ł /RST ł/RSTłCLKł D ş Q ł
Q2 ł2 19ł D1 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 18ł D2 ł 0 ł X ł X ş 0 ł
GND ł4 17ł D3 ł 1 ł / ł 0 ş 0 ł
GND ł5 7411 16ł VCC ł 1 ł / ł 1 ş 1 ł
GND ł6 174 15ł VCC ł 1 ł!/ ł X ş - ł
GND ł7 14ł D4 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
Q4 ł8 13ł D5
Q5 ł9 12ł D6
Q6 ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411175
4-bit D flip-flop with complementary outputs and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
/Q1 ł1 ŔÄÄŮ 20ł Q1 ł/RSTłCLKł D ş Q ł/Q ł
Q2 ł2 19ł /RST ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/Q2 ł3 18ł D1 ł 0 ł X ł X ş 0 ł 1 ł
GND ł4 17ł D2 ł 1 ł / ł 0 ş 0 ł 1 ł
GND ł5 7411 16ł VCC ł 1 ł / ł 1 ş 1 ł 0 ł
GND ł6 175 15ł VCC ł 1 ł!/ ł X ş - ł - ł
GND ł7 14ł D3 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
Q3 ł8 13ł D4
/Q3 ł9 12ł CLK
Q4 ł10 11ł /Q4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411181
4-bit 16-function arithmetic logic unit (ALU)
ÚÄÄÄÂÄÄÂÄÄÄż
CIN ł1 ŔÄÄŮ 28ł /A0
M ł2 27ł /A1
A=B ł3 26ł /A2
/F0 ł4 25ł /A3
/F1 ł5 24ł /B0
GND ł6 23ł /B1
GND ł7 7411 22ł VCC
GND ł8 181 21ł VCC
GND ł9 20ł /B2
/F2 ł10 19ł /B3
/F3 ł11 18ł S0
/P ł12 17ł S1
/G ł13 16ł S2
COUT ł14 15ł S3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411190
4-bit synchronous decade up/down counter with load and both carry out and
ripple clock outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/RCLK ł1 ŔÄÄŮ 20ł U//D
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 190 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł /CLKEN
/RCO ł10 11ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411191
4-bit synchronous binary up/down counter with load and both carry out and
ripple clock outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/RCLK ł1 ŔÄÄŮ 20ł U//D
Q0 ł2 19ł CLK
Q1 ł3 18ł P0
GND ł4 17ł P1
GND ł5 7411 16ł VCC
GND ł6 191 15ł VCC
GND ł7 14ł P2
Q2 ł8 13ł P3
Q3 ł9 12ł /CLKEN
/RCO ł10 11ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411194
4-bit bidirectional universal shift register with asynchronous reset and
separate shift left and shift right serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
SA ł1 ŔÄÄŮ 20ł S0
QA ł2 19ł S1
QB ł3 18ł A
GND ł4 17ł B
GND ł5 7411 16ł VCC
GND ł6 194 15ł VCC
GND ł7 14ł C
QC ł8 13ł D
QD ł9 12ł /RST
SD ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74112
Dual negative-edge-triggered J-K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1CLK ł1 ŔÄÄŮ 16ł VCC ł J ł K ł/CLKł/SETł/RSTş Q ł/Q ł
1K ł2 15ł /1RST ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1J ł3 14ł /2RST ł X ł X ł X ł 0 ł 0 ş 0 ł 0 ł
/1SET ł4 74 13ł /2CLK ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
1Q ł5 112 12ł 2K ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
/1Q ł6 11ł 2J ł 0 ł 0 ł \ ł 1 ł 1 ş - ł - ł
/2Q ł7 10ł /2SET ł 0 ł 1 ł \ ł 1 ł 1 ş 0 ł 1 ł
GND ł8 9ł 2Q ł 1 ł 0 ł \ ł 1 ł 1 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł \ ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł !\ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411238
1-of-8 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
Y1 ł1 ŔÄÄŮ 16ł Y0 łEN1ł/EN2ł/EN3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y7ł
Y2 ł2 15ł S0 ĆÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
Y3 ł3 14ł S1 ł 0 ł X ł X ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
GND ł4 7411 13ł S2 ł 1 ł 1 ł X ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
Y4 ł5 238 12ł VCC ł 1 ł 0 ł 1 ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
Y5 ł6 11ł EN1 ł 1 ł 0 ł 0 ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
Y6 ł7 10ł /EN2 ł 1 ł 0 ł 0 ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
Y7 ł8 9ł /EN3 ł 1 ł 0 ł 0 ł . ł . ł . ş 0 ł 0 ł . ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 0 ł 1 ł 1 ł 1 ş 0 ł 0 ł 0 ł 1 ł
ŔÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
7411239
Dual 1-of-4 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
1Y1 ł1 ŔÄÄŮ 16ł 1Y0 ł/ENł S1ł S0ş Y0ł Y1ł Y2ł Y3ł
1Y2 ł2 15ł 1S0 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
1Y3 ł3 14ł 1S1 ł 1 ł X ł X ş 0 ł 0 ł 0 ł 0 ł
GND ł4 7411 13ł /1EN ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
2Y0 ł5 239 12ł VCC ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
2Y1 ł6 11ł /2EN ł 0 ł 1 ł 0 ş 0 ł 0 ł 1 ł 0 ł
2Y2 ł7 10ł 2S0 ł 0 ł 1 ł 1 ş 0 ł 0 ł 0 ł 1 ł
2Y3 ł8 9ł 2S1 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411240
Dual 4-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1Y1 ł1 ŔÄÄŮ 24ł /1OE
/1Y2 ł2 23ł 1A1
/1Y3 ł3 22ł 1A2
/1Y4 ł4 21ł 1A3
GND ł5 20ł 1A4
GND ł6 7411 19ł VCC
GND ł7 240 18ł VCC
GND ł8 17ł 2A1
/2Y1 ł9 16ł 2A2
/2Y2 ł10 15ł 2A3
/2Y3 ł11 14ł 2A4
/2Y4 ł12 13ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411241
Dual 4-bit 3-state noninverting buffer/line driver.
One active low, one active high output enable.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y1 ł1 ŔÄÄŮ 24ł /1OE
1Y2 ł2 23ł 1A1
1Y3 ł3 22ł 1A2
1Y4 ł4 21ł 1A3
GND ł5 20ł 1A4
GND ł6 7411 19ł VCC
GND ł7 241 18ł VCC
GND ł8 17ł 2A1
2Y1 ł9 16ł 2A2
2Y2 ł10 15ł 2A3
2Y3 ł11 14ł 2A4
2Y4 ł12 13ł 2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411244
Dual 4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y1 ł1 ŔÄÄŮ 24ł /1OE
1Y2 ł2 23ł 1A1
1Y3 ł3 22ł 1A2
1Y4 ł4 21ł 1A3
GND ł5 20ł 1A4
GND ł6 7411 19ł VCC
GND ł7 244 18ł VCC
GND ł8 17ł 2A1
2Y1 ł9 16ł 2A2
2Y2 ł10 15ł 2A3
2Y3 ł11 14ł 2A4
2Y4 ł12 13ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411245
8-bit 3-state noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł DIR ł/ENłDIRş A ł B ł
A2 ł2 23ł B1 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A3 ł3 22ł B2 ł 1 ł X ş Z ł Z ł
A4 ł4 21ł B3 ł 0 ł 0 ş B ł Z ł
GND ł5 20ł B4 ł 0 ł 1 ş Z ł A ł
GND ł6 7411 19ł VCC ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
GND ł7 245 18ł VCC
GND ł8 17ł B5
A5 ł9 16ł B6
A6 ł10 15ł B7
A7 ł11 14ł B8
A8 ł12 13ł /EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411251
8-to-1 line 3-state data selector/multiplexer with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 16ł A1
/OE ł2 15ł A2
Y ł3 14ł A3
GND ł4 7411 13ł A4
/Y ł5 251 12ł VCC
S0 ł6 11ł A5
S1 ł7 10ł A6
S2 ł8 9ł A7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411253
8-to-2 line 3-state noninverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł 1A0
S1 ł2 15ł 1A1
1Y ł3 14ł 1A2
GND ł4 7411 13ł 1A3
2Y ł5 253 12ł VCC
/1EN ł6 11ł 2A0
/2EN ł7 10ł 2A1
2A3 ł8 9ł 2A2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411257
8-to-4 line 3-state noninverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 20ł 1A0
1Y ł2 19ł 1A1
2Y ł3 18ł 2A0
GND ł4 17ł 2A1
GND ł5 7411 16ł VCC
GND ł6 257 15ł VCC
GND ł7 14ł 3A0
3Y ł8 13ł 3A1
4Y ł9 12ł 4A0
/EN ł10 11ł 4A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411258
8-to-4 line 3-state inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 20ł 1A0
/1Y ł2 19ł 1A1
/2Y ł3 18ł 2A0
GND ł4 17ł 2A1
GND ł5 7411 16ł VCC
GND ł6 258 15ł VCC
GND ł7 14ł 3A0
/3Y ł8 13ł 3A1
/4Y ł9 12ł 4A0
/EN ł10 11ł 4A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411273
8-bit D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 24ł /RST ł/RSTłCLKł D ş Q ł
Q2 ł2 23ł D1 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 22ł D2 ł 0 ł X ł X ş 0 ł
Q4 ł4 21ł D3 ł 1 ł / ł 0 ş 0 ł
GND ł5 20ł D4 ł 1 ł / ł 1 ş 1 ł
GND ł6 7411 19ł VCC ł 1 ł!/ ł X ş - ł
GND ł7 273 18ł VCC ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
Q5 ł9 16ł D6
Q6 ł10 15ł D7
Q7 ł11 14ł D8
Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411280
9-bit odd/even parity generator/checker.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł A8
A1 ł2 13ł A7
ODD ł3 7411 12ł A6
GND ł4 280 11ł VCC
EVEN ł5 10ł A5
ł6 9ł A4
A2 ł7 8ł A3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411286
9-bit odd/even parity generator/checker with bus driver parity I/O port.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł A8
A1 ł2 13ł A7
PI/O ł3 7411 12ł A6
GND ł4 286 11ł VCC
ERROR ł5 10ł A5
/XMIT ł6 9ł A4
A2 ł7 8ł A3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411299
8-bit 3-state bidirectional universal shift/storage register with asynchronous
reset and with separate shift left and shift right serial inputs. Multiplexed
parallel I/O.
ÚÄÄÄÂÄÄÂÄÄÄż
PA ł1 ŔÄÄŮ 24ł QA
PB ł2 23ł S0
PC ł3 22ł S1
PD ł4 21ł /OE1
GND ł5 20ł /OE2
GND ł6 7411 19ł VCC
GND ł7 299 18ł VCC
GND ł8 17ł SA
PE ł9 16ł SH
PF ł10 15ł CLK
PG ł11 14ł /RST
PH ł12 13ł QH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74113
Dual negative-edge-triggered J-K flip-flop with set.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1CLK ł1 ŔÄÄŮ 14ł VCC ł J ł K ł/CLKł/SETş Q ł/Q ł
1K ł2 13ł /2CLK ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1J ł3 74 12ł 2K ł X ł X ł X ł 0 ş 1 ł 0 ł
/1SET ł4 113 11ł 2J ł X ł X ł X ł 1 ş 0 ł 1 ł
1Q ł5 10ł /2SET ł 0 ł 0 ł \ ł 1 ş - ł - ł
/1Q ł6 9ł 2Q ł 0 ł 1 ł \ ł 1 ş 0 ł 1 ł
GND ł7 8ł /2Q ł 1 ł 0 ł \ ł 1 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł \ ł 1 ş/Q ł Q ł
ł X ł X ł !\ ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411323
8-bit 3-state bidirectional universal shift/storage register with reset and
with separate shift left and shift right serial inputs. Multiplexed
parallel I/O.
ÚÄÄÄÂÄÄÂÄÄÄż
PA ł1 ŔÄÄŮ 24ł QA
PB ł2 23ł S0
PC ł3 22ł S1
PD ł4 21ł /OE1
GND ł5 20ł /OE2
GND ł6 7411 19ł VCC
GND ł7 323 18ł VCC
GND ł8 17ł SA
PE ł9 16ł SH
PF ł10 15ł CLK
PG ł11 14ł /RST
PH ł12 13ł QH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411352
8-to-2 line inverting data selector/multiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł 1A0
S1 ł2 15ł 1A1
/1Y ł3 14ł 1A2
GND ł4 7411 13ł 1A3
/2Y ł5 352 12ł VCC
/1EN ł6 11ł 2A0
/2EN ł7 10ł 2A1
2A3 ł8 9ł 2A2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411353
8-to-2 line 3-state inverting data selector/multiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł 1A0
S1 ł2 15ł 1A1
/1Y ł3 14ł 1A2
GND ł4 7411 13ł 1A3
/2Y ł5 353 12ł VCC
/1EN ł6 11ł 2A0
/2EN ł7 10ł 2A1
2A3 ł8 9ł 2A2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411373
8-bit 3-state transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 24ł /OE ł/OEł LEł D ş Q ł
Q2 ł2 23ł D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 22ł D2 ł 1 ł X ł X ş Z ł
Q4 ł4 21ł D3 ł 0 ł 0 ł X ş - ł
GND ł5 20ł D4 ł 0 ł 1 ł 0 ş 0 ł
GND ł6 7411 19ł VCC ł 0 ł 1 ł 1 ş 1 ł
GND ł7 373 18ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
Q5 ł9 16ł D6
Q6 ł10 15ł D7
Q7 ł11 14ł D8
Q8 ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411374
8-bit 3-state D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 24ł /OE ł/OEłCLKł D ş Q ł
Q2 ł2 23ł D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 22ł D2 ł 1 ł X ł X ş Z ł
Q4 ł4 21ł D3 ł 0 ł / ł 0 ş 0 ł
GND ł5 20ł D4 ł 0 ł / ł 1 ş 1 ł
GND ł6 7411 19ł VCC ł 0 ł!/ ł X ş - ł
GND ł7 374 18ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
Q5 ł9 16ł D6
Q6 ł10 15ł D7
Q7 ł11 14ł D8
Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411377
8-bit D flip-flop with clock enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 24ł /CLKEN ł/CENłCLKł D ş Q ł
Q2 ł2 23ł D1 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 22ł D2 ł 1 ł X ł X ş - ł
Q4 ł4 21ł D3 ł 0 ł / ł 0 ş 0 ł
GND ł5 20ł D4 ł 0 ł / ł 1 ş 1 ł
GND ł6 7411 19ł VCC ł 0 ł!/ ł X ş - ł
GND ł7 377 18ł VCC ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
Q5 ł9 16ł D6
Q6 ł10 15ł D7
Q7 ł11 14ł D8
Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411378
6-bit D flip-flop with clock enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 20ł /CLKEN ł/CENłCLKł D ş Q ł
Q2 ł2 19ł D1 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 18ł D2 ł 1 ł X ł X ş - ł
GND ł4 17ł D3 ł 0 ł / ł 0 ş 0 ł
GND ł5 7411 16ł VCC ł 0 ł / ł 1 ş 1 ł
GND ł6 378 15ł VCC ł 0 ł!/ ł X ş - ł
GND ł7 14ł D4 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
Q4 ł8 13ł D5
Q5 ł9 12ł D6
Q6 ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411379
4-bit D flip-flop with complementary outputs and clock enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
/Q1 ł1 ŔÄÄŮ 20ł Q1 ł/CENłCLKł D ş Q ł/Q ł
Q2 ł2 19ł /CLKEN ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/Q2 ł3 18ł D1 ł 1 ł X ł X ş - ł - ł
GND ł4 17ł D2 ł 0 ł / ł 0 ş 0 ł 1 ł
GND ł5 7411 16ł VCC ł 0 ł / ł 1 ş 1 ł 0 ł
GND ł6 379 15ł VCC ł 0 ł!/ ł X ş - ł - ł
GND ł7 14ł D3 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
Q3 ł8 13ł D4
/Q3 ł9 12ł CLK
Q4 ł10 11ł /Q4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74114
Dual negative-edge-triggered J-K flip-flop with set, common clock and
common reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 14ł VCC ł J ł K ł/CLKł/SETł/RSTş Q ł/Q ł
1K ł2 13ł /CLK ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1J ł3 74 12ł 2K ł X ł X ł X ł 0 ł 0 ş ? ł ? ł
/1SET ł4 114 11ł 2J ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
1Q ł5 10ł /2SET ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
/1Q ł6 9ł 2Q ł 0 ł 0 ł \ ł 1 ł 1 ş - ł - ł
GND ł7 8ł /2Q ł 0 ł 1 ł \ ł 1 ł 1 ş 0 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł \ ł 1 ł 1 ş 1 ł 0 ł
ł 1 ł 1 ł \ ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł !\ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7411478
8-bit 3-state dual-ranking D flip-flop.
Designed to prevent metastable conditions in data synchronization
applications in which setup and hold times may be violated.
ÚÄÄÄÂÄÄÂÄÄÄż
Q1 ł1 ŔÄÄŮ 24ł /OE
Q2 ł2 23ł D1
Q3 ł3 22ł D2
Q4 ł4 21ł D3
GND ł5 20ł D4
GND ł6 7411 19ł VCC
GND ł7 478 18ł VCC
GND ł8 17ł D5
Q5 ł9 16ł D6
Q6 ł10 15ł D7
Q7 ł11 14ł D8
Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411520
8-bit inverting identity comparator with integrated 20kę pull-up resistors
and enable.
ÚÄÄÄÂÄÄÂÄÄÄż
B1 ł1 ŔÄÄŮ 20ł /EN
A1 ł2 19ł A2
B0 ł3 18ł B2
A0 ł4 17ł A3
GND ł5 7411 16ł B3
/A=B ł6 520 15ł VCC
B7 ł7 14ł A4
A7 ł8 13ł B4
B6 ł9 12ł A5
A6 ł10 11ł B5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411521
8-bit inverting identity comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
B1 ł1 ŔÄÄŮ 20ł EN
A1 ł2 19ł A2
B0 ł3 18ł B2
A0 ł4 17ł A3
GND ł5 7411 16ł B3
/A=B ł6 521 15ł VCC
B7 ł7 14ł A4
A7 ł8 13ł B4
B6 ł9 12ł A5
A6 ł10 11ł B5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411533
8-bit 3-state inverting transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/Q1 ł1 ŔÄÄŮ 24ł /OE ł/OEł LEł D ş/Q ł
/Q2 ł2 23ł D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/Q3 ł3 22ł D2 ł 1 ł X ł X ş Z ł
/Q4 ł4 21ł D3 ł 0 ł 0 ł X ş - ł
GND ł5 20ł D4 ł 0 ł 1 ł 0 ş 1 ł
GND ł6 7411 19ł VCC ł 0 ł 1 ł 1 ş 0 ł
GND ł7 533 18ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
/Q5 ł9 16ł D6
/Q6 ł10 15ł D7
/Q7 ł11 14ł D8
/Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411534
8-bit 3-state inverting D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/Q1 ł1 ŔÄÄŮ 24ł /OE ł/OEłCLKł D ş/Q ł
/Q2 ł2 23ł D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
/Q3 ł3 22ł D2 ł 1 ł X ł X ş Z ł
/Q4 ł4 21ł D3 ł 0 ł / ł 0 ş 1 ł
GND ł5 20ł D4 ł 0 ł / ł 1 ş 0 ł
GND ł6 7411 19ł VCC ł 0 ł!/ ł X ş - ł
GND ł7 534 18ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 17ł D5
/Q5 ł9 16ł D6
/Q6 ł10 15ł D7
/Q7 ł11 14ł D8
/Q8 ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411543
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/CEBA ł1 ŔÄÄŮ 28ł /GBA
A1 ł2 27ł /LEBA
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 543 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł /LEAB
/CEAB ł14 15ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411544
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/CEBA ł1 ŔÄÄŮ 28ł /GBA
A1 ł2 27ł /LEBA
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 544 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł /LEAB
/CEAB ł14 15ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411590
8-bit 3-state synchronous binary counter with reset and output registers.
Separate clocks for both counter and storage register, ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
Q1 ł1 ŔÄÄŮ 20ł Q0
Q2 ł2 19ł CCLK
Q3 ł3 18ł /CLKEN
GND ł4 17ł /RST
GND ł5 7411 16ł VCC
GND ł6 590 15ł VCC
GND ł7 14ł /OE
Q4 ł8 13ł RCLK
Q5 ł9 12ł /RCO
Q6 ł10 11ł Q7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411620
8-bit 3-state inverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł GAB
A2 ł2 23ł B1
A3 ł3 22ł B2
A4 ł4 21ł B3
GND ł5 20ł B4
GND ł6 7411 19ł VCC
GND ł7 620 18ł VCC
GND ł8 17ł B5
A5 ł9 16ł B6
A6 ł10 15ł B7
A7 ł11 14ł B8
A8 ł12 13ł /GBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411623
8-bit 3-state noninverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł GAB
A2 ł2 23ł B1
A3 ł3 22ł B2
A4 ł4 21ł B3
GND ł5 20ł B4
GND ł6 7411 19ł VCC
GND ł7 623 18ł VCC
GND ł8 17ł B5
A5 ł9 16ł B6
A6 ł10 15ł B7
A7 ł11 14ł B8
A8 ł12 13ł /GBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411640
8-bit 3-state inverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł DIR ł/ENłDIRş A ł B ł
A2 ł2 23ł B1 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A3 ł3 22ł B2 ł 1 ł X ş Z ł Z ł
A4 ł4 21ł B3 ł 0 ł 0 ş/B ł Z ł
GND ł5 20ł B4 ł 0 ł 1 ş Z ł/A ł
GND ł6 7411 19ł VCC ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
GND ł7 640 18ł VCC
GND ł8 17ł B5
A5 ł9 16ł B6
A6 ł10 15ł B7
A7 ł11 14ł B8
A8 ł12 13ł /EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411643
8-bit 3-state inverting/noninverting bus transceiver.
Enable and direction pins control output enables.
A to B transfer is inverted, B to A transfer is not inverted.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł DIR
A2 ł2 23ł B1
A3 ł3 22ł B2
A4 ł4 21ł B3
GND ł5 20ł B4
GND ł6 7411 19ł VCC
GND ł7 643 18ł VCC
GND ł8 17ł B5
A5 ł9 16ł B6
A6 ł10 15ł B7
A7 ł11 14ł B8
A8 ł12 13ł /OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411646
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 28ł CAB
A1 ł2 27ł SAB
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 646 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł CBA
DIR ł14 15ł SBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411648
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 28ł CAB
A1 ł2 27ł SAB
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 648 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł CBA
DIR ł14 15ł SBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411651
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
GAB ł1 ŔÄÄŮ 28ł CAB
A1 ł2 27ł SAB
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 651 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł CBA
/GBA ł14 15ł SBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411652
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
GAB ł1 ŔÄÄŮ 28ł CAB
A1 ł2 27ł SAB
A2 ł3 26ł B1
A3 ł4 25ł B2
A4 ł5 24ł B3
GND ł6 23ł B4
GND ł7 7411 22ł VCC
GND ł8 652 21ł VCC
GND ł9 20ł B5
A5 ł10 19ł B6
A6 ł11 18ł B7
A7 ł12 17ł B8
A8 ł13 16ł CBA
/GBA ł14 15ł SBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411657
8-bit 3-state noninverting bus transceiver with parity generator/checker.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
P/B8 ł1 ŔÄÄŮ 28ł /OE
A0 ł2 27ł
A1 ł3 26ł B0
A2 ł4 25ł B1
A3 ł5 24ł B2
GND ł6 23ł B3
GND ł7 7411 22ł VCC
GND ł8 657 21ł VCC
GND ł9 20ł B4
A4 ł10 19ł B5
A5 ł11 18ł B6
A6 ł12 17ł B7
A7 ł13 16ł E//O
/ERROR ł14 15ł DIR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411802
Triple 4-input OR/NOR gates with buffered complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 24ł 1B ł A ł B ł C ł D ş Y ł/Y ł Y = A+B+C+D
1Y ł2 23ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/1Y ł3 22ł 1D ł 0 ł 0 ł 0 ł 0 ş 0 ł 1 ł
2Y ł4 21ł 2A ł 0 ł 0 ł 0 ł 1 ş 1 ł 0 ł
GND ł5 20ł 2B ł 0 ł 0 ł 1 ł X ş 1 ł 0 ł
GND ł6 7411 19ł VCC ł 0 ł 1 ł X ł X ş 1 ł 0 ł
GND ł7 802 18ł VCC ł 1 ł X ł X ł X ş 1 ł 0 ł
GND ł8 17ł 2C ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
/2Y ł9 16ł 2D
3Y ł10 15ł 3A
/3Y ł11 14ł 3B
3D ł12 13ł 3C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411810
Quad 2-input XNOR gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 16ł 1B ł A ł B ş/Y ł /Y = A$B
/1Y ł2 15ł 2A ĆÍÍÍŘÍÍÍÎÍÍ͵
/2Y ł3 14ł 2B ł 0 ł 0 ş 1 ł
GND ł4 7411 13ł VCC ł 0 ł 1 ş 0 ł
GND ł5 810 12ł VCC ł 1 ł 0 ş 0 ł
/3Y ł6 11ł 3A ł 1 ł 1 ş 1 ł
/4Y ł7 10ł 3B ŔÄÄÄÁÄÄÄĐÄÄÄŮ
4B ł8 9ł 4A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411821
10-bit 3-state D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q1 ł1 ŔÄÄŮ 28ł /OE ł/OEłCLKł D ş Q ł
Q2 ł2 27ł D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 26ł D2 ł 1 ł X ł X ş Z ł
Q4 ł4 25ł D3 ł 0 ł / ł 0 ş 0 ł
Q5 ł5 24ł D4 ł 0 ł / ł 1 ş 1 ł
GND ł6 23ł D5 ł 0 ł!/ ł X ş - ł
GND ł7 7411 22ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 821 21ł VCC
GND ł9 20ł D6
Q6 ł10 19ł D7
Q7 ł11 18ł D8
Q8 ł12 17ł D9
Q9 ł13 16ł D10
Q10 ł14 15ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411825
8-bit 3-state D flip-flop with three output enables, clock enable and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 28ł /OE2
Q1 ł2 27ł /OE3
Q2 ł3 26ł D1
Q3 ł4 25ł D2
Q4 ł5 24ł D3
GND ł6 23ł D4
GND ł7 7411 22ł VCC
GND ł8 825 21ł VCC
GND ł9 20ł D5
Q5 ł10 19ł D6
Q6 ł11 18ł D7
Q7 ł12 17ł D8
Q8 ł13 16ł /CLKEN
/RST ł14 15ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411827
10-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
Y1 ł1 ŔÄÄŮ 28ł /OE1
Y2 ł2 27ł A1
Y3 ł3 26ł A2
Y4 ł4 25ł A3
Y5 ł5 24ł A4
GND ł6 23ł A5
GND ł7 7411 22ł VCC
GND ł8 827 21ł VCC
GND ł9 20ł A6
Y6 ł10 19ł A7
Y7 ł11 18ł A8
Y8 ł12 17ł A9
Y9 ł13 16ł A10
Y10 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411828
10-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/Y1 ł1 ŔÄÄŮ 28ł /OE1
/Y2 ł2 27ł A1
/Y3 ł3 26ł A2
/Y4 ł4 25ł A3
/Y5 ł5 24ł A4
GND ł6 23ł A5
GND ł7 7411 22ł VCC
GND ł8 828 21ł VCC
GND ł9 20ł A6
/Y6 ł10 19ł A7
/Y7 ł11 18ł A8
/Y8 ł12 17ł A9
/Y9 ł13 16ł A10
/Y10 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411862
8-bit 3-state inverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 28ł /GAB
A2 ł2 27ł B1
A3 ł3 26ł B2
A4 ł4 25ł B3
A5 ł5 24ł B4
GND ł6 23ł B5
GND ł7 7411 22ł VCC
GND ł8 862 21ł VCC
GND ł9 20ł B6
A6 ł10 19ł B7
A7 ł11 18ł B8
A8 ł12 17ł B9
A9 ł13 16ł B10
A10 ł14 15ł /GBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411873
Dual 4-bit 3-state transparent latch with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1LE ł1 ŔÄÄŮ 28ł /1OE ł/RSTł/OEł LEł D ş Q ł
1Q1 ł2 27ł /1RST ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 26ł 1D1 ł 0 ł 0 ł X ł X ş 0 ł
1Q3 ł4 25ł 1D2 ł X ł 1 ł X ł X ş Z ł
1Q4 ł5 24ł 1D3 ł 1 ł 0 ł 0 ł X ş - ł
GND ł6 23ł 1D4 ł 1 ł 0 ł 1 ł 0 ş 0 ł
GND ł7 7411 22ł VCC ł 1 ł 0 ł 1 ł 1 ş 1 ł
GND ł8 873 21ł VCC ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł9 20ł 2D1
2Q1 ł10 19ł 2D2
2Q2 ł11 18ł 2D3
2Q3 ł12 17ł 2D4
2Q4 ł13 16ł /2RST
2LE ł14 15ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411874
Dual 4-bit 3-state D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1CLK ł1 ŔÄÄŮ 28ł /1OE ł/RSTł/OEłCLKł D ş Q ł
1Q1 ł2 27ł /1RST ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 26ł 1D1 ł 0 ł 1 ł X ł X ş Z ł
1Q3 ł4 25ł 1D2 ł X ł 0 ł X ł X ş 0 ł
1Q4 ł5 24ł 1D3 ł 1 ł 0 ł / ł 0 ş 0 ł
GND ł6 23ł 1D4 ł 1 ł 0 ł / ł 1 ş 1 ł
GND ł7 7411 22ł VCC ł 1 ł 0 ł!/ ł X ş - ł
GND ł8 873 21ł VCC ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł9 20ł 2D1
2Q1 ł10 19ł 2D2
2Q2 ł11 18ł 2D3
2Q3 ł12 17ł 2D4
2Q4 ł13 16ł /2RST
2CLK ł14 15ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7411898
10-bit serial-in parallel-out shift register with asynchronous reset.
Gated serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
QC ł1 ŔÄÄŮ 20ł QB
QD ł2 19ł QA
QE ł3 18ł /RST
GND ł4 17ł A1
GND ł5 7411 16ł VCC
GND ł6 898 15ł VCC
GND ł7 14ł A2
QF ł8 13ł CLK
QG ł9 12ł QJ
QH ł10 11ł QI
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7412
Triple 3-input open-collector NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş/Y ł /Y = ABC
1B ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł /1Y ł 0 ł X ł X ş Z ł
2B ł4 7410 11ł 3C ł 1 ł 0 ł X ş Z ł
2C ł5 10ł 3B ł 1 ł 1 ł 0 ş Z ł
/2Y ł6 9ł 3A ł 1 ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74121
Monostable multivibrator with Schmitt-trigger inputs.
Programmable output pulse width from 40 ns to 20 seconds.
ÚÄÄÄÂÄÄÂÄÄÄż
/Q ł1 ŔÄÄŮ 14ł VCC
ł2 13ł
/TR1 ł3 74 12ł
/TR2 ł4 121 11ł RCext
TR ł5 10ł Cext
Q ł6 9ł Rint
GND ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74122
Retriggerable monostable multivibrator with overriding reset and integrated
10kę timing resistor.
ÚÄÄÄÂÄÄÂÄÄÄż
/TR1 ł1 ŔÄÄŮ 14ł VCC
/TR2 ł2 13ł RCext
TR1 ł3 74 12ł
TR2 ł4 122 11ł Cext
/RST ł5 10ł
/Q ł6 9ł Rint
GND ł7 8ł Q
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74123
Dual retriggerable monostable multivibrators with overriding reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1TR ł1 ŔÄÄŮ 16ł VCC
1TR ł2 15ł 1RCext
/1RST ł3 14ł 1Cext
/1Q ł4 74 13ł 1Q
2Q ł5 123 12ł /2Q
2Cext ł6 11ł /2RST
2RCext ł7 10ł 2TR
GND ł8 9ł /2TR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74125
Quad 3-state noninverting buffer with active low enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 14ł VCC ł A ł/OEş Y ł
1A ł2 13ł /4OE ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 74 12ł 4A ł 0 ł 0 ş 0 ł
/2OE ł4 125 11ł 4Y ł 1 ł 0 ş 1 ł
2A ł5 10ł /3OE ł X ł 1 ş Z ł
2Y ł6 9ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł7 8ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74126
Quad 3-state noninverting buffer with active high enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1OE ł1 ŔÄÄŮ 14ł VCC ł A ł OEş Y ł
1A ł2 13ł 4OE ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 74 12ł 4A ł X ł 0 ş Z ł
2OE ł4 126 11ł 4Y ł 0 ł 1 ş 0 ł
2A ł5 10ł 3OE ł 1 ł 1 ş 1 ł
2Y ł6 9ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł7 8ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74128
Quad 2-input NOR gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A+B
1A ł2 13ł /4Y ĆÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 4B ł 0 ł 0 ş 1 ł
/2Y ł4 7402 11ł 4A ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7413
Dual 4-input NAND gates with schmitt-trigger inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş 1 ł
1C ł4 7413 11ł ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
74131
1-of-8 inverting decoder/demultiplexer with address register.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /Y0
S2 ł3 14ł /Y1
CLK ł4 74 13ł /Y2
/EN2 ł5 131 12ł /Y3
EN1 ł6 11ł /Y4
/Y7 ł7 10ł /Y5
GND ł8 9ł /Y6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74132
Quad 2-input NAND gates with schmitt-trigger inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 74132 11ł /4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74133
13-input NAND gate.
ÚÄÄÄÂÄÄÂÄÄÄż _____________
A ł1 ŔÄÄŮ 16ł VCC /Y = ABCDEFGHIJKLM
B ł2 15ł M
C ł3 14ł L
D ł4 74 13ł K
E ł5 133 12ł J
F ł6 11ł I
G ł7 10ł H
GND ł8 9ł /Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74136
Quad 2-input open-collector XOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 74136 11ł 4Y ł 0 ł 1 ş Z ł
2B ł5 10ł 3B ł 1 ł 0 ş Z ł
2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74137
1-of-8 inverting decoder/demultiplexer with address latches.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /Y0
S2 ł3 14ł /Y1
/LE ł4 74 13ł /Y2
/EN2 ł5 137 12ł /Y3
EN1 ł6 11ł /Y4
/Y7 ł7 10ł /Y5
GND ł8 9ł /Y6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74138
1-of-8 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC łEN1ł/EN2ł/EN3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y7ł
S1 ł2 15ł /Y0 ĆÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
S2 ł3 14ł /Y1 ł 0 ł X ł X ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/EN3 ł4 74 13ł /Y2 ł 1 ł 1 ł X ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/EN2 ł5 138 12ł /Y3 ł 1 ł 0 ł 1 ł X ł X ł X ş 1 ł 1 ł 1 ł 1 ł
EN1 ł6 11ł /Y4 ł 1 ł 0 ł 0 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/Y7 ł7 10ł /Y5 ł 1 ł 0 ł 0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
GND ł8 9ł /Y6 ł 1 ł 0 ł 0 ł . ł . ł . ş 1 ł 1 ł . ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 0 ł 1 ł 1 ł 1 ş 1 ł 1 ł 1 ł 0 ł
ŔÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
74139
Dual 1-of-4 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC ł/ENł S1ł S0ş/Y0ł/Y1ł/Y2ł/Y3ł
1S0 ł2 15ł /2EN ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
1S1 ł3 14ł 2S0 ł 1 ł X ł X ş 1 ł 1 ł 1 ł 1 ł
/1Y0 ł4 74 13ł 2S1 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/1Y1 ł5 139 12ł /2Y0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
/1Y2 ł6 11ł /2Y1 ł 0 ł 1 ł 0 ş 1 ł 1 ł 0 ł 1 ł
/1Y3 ł7 10ł /2Y2 ł 0 ł 1 ł 1 ş 1 ł 1 ł 1 ł 0 ł
GND ł8 9ł /2Y3 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7414
Hex inverters with schmitt-trigger inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş 1 ł
/2Y ł4 7414 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74140
Dual 4-input NAND gates/50ę line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 74 12ł 2C ł 0 ł X ł X ł X ş 1 ł
1C ł4 140 11ł ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
74141
1-of-10 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/Y8 ł1 ŔÄÄŮ 16ł /Y0 ł S3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y9ł
/Y9 ł2 15ł /Y1 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
S0 ł3 14ł /Y5 ł 0 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
S3 ł4 74 13ł /Y4 ł 0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
VCC ł5 141 12ł GND ł . ł . ł . ł . ş 1 ł 1 ł . ł 1 ł
S1 ł6 11ł /Y6 ł 1 ł 0 ł 0 ł 1 ş 1 ł 1 ł 1 ł 0 ł
S2 ł7 10ł /Y7 ł 1 ł 0 ł 1 ł X ş 1 ł 1 ł 1 ł 1 ł
/Y2 ł8 9ł /Y3 ł 1 ł 1 ł X ł X ş 1 ł 1 ł 1 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
74145
1-of-10 open-collector inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/Y0 ł1 ŔÄÄŮ 16ł VCC ł S3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y9ł
/Y1 ł2 15ł S0 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
/Y2 ł3 14ł S1 ł 0 ł 0 ł 0 ł 0 ş 0 ł Z ł Z ł Z ł
/Y3 ł4 74 13ł S2 ł 0 ł 0 ł 0 ł 1 ş Z ł 0 ł Z ł Z ł
/Y4 ł5 145 12ł S3 ł . ł . ł . ł . ş Z ł Z ł . ł Z ł
/Y5 ł6 11ł /Y9 ł 1 ł 0 ł 0 ł 1 ş Z ł Z ł Z ł 0 ł
/Y6 ł7 10ł /Y8 ł 1 ł 0 ł 1 ł X ş Z ł Z ł Z ł Z ł
GND ł8 9ł /Y7 ł 1 ł 1 ł X ł X ş Z ł Z ł Z ł Z ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
74147
10-to-4 line inverting priority encoder.
ÚÄÄÄÂÄÄÂÄÄÄż
/A4 ł1 ŔÄÄŮ 16ł VCC
/A5 ł2 15ł
/A6 ł3 14ł Y3
/A7 ł4 74 13ł /A3
/A8 ł5 147 12ł /A2
Y2 ł6 11ł /A1
Y1 ł7 10ł /A9
GND ł8 9ł Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74148
8-to-3 line inverting priority encoder with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/A4 ł1 ŔÄÄŮ 16ł VCC
/A5 ł2 15ł /EO
/A6 ł3 14ł /GS
/A7 ł4 74 13ł /A3
/EI ł5 148 12ł /A2
Y2 ł6 11ł /A1
Y1 ł7 10ł /A0
GND ł8 9ł Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7415
Triple 3-input open-collector AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş Y ł Y = ABC
1B ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł 1Y ł 0 ł X ł X ş 0 ł
2B ł4 7415 11ł 3C ł 1 ł 0 ł X ş 0 ł
2C ł5 10ł 3B ł 1 ł 1 ł 0 ş 0 ł
2Y ł6 9ł 3A ł 1 ł 1 ł 1 ş Z ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74150
16-to-1 line inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
D7 ł1 ŔÄÄŮ 24ł VCC
D6 ł2 23ł D8
D5 ł3 22ł D9
D4 ł4 21ł D10
D3 ł5 20ł D11
D2 ł6 74 19ł D12
D1 ł7 150 18ł D13
D0 ł8 17ł D14
/EN ł9 16ł D15
/Y ł10 15ł S0
S3 ł11 14ł S1
GND ł12 13ł S2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74151
8-to-1 line data selector/multiplexer with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
D3 ł1 ŔÄÄŮ 16ł VCC
D2 ł2 15ł D4
D1 ł3 14ł D5
D0 ł4 74 13ł D6
Y ł5 151 12ł D7
/Y ł6 11ł S0
/EN ł7 10ł S1
GND ł8 9ł S2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74152
8-to-1 line inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
A4 ł1 ŔÄÄŮ 14ł VCC
A3 ł2 13ł A5
A2 ł3 74 12ł A6
A1 ł4 152 11ł A7
A0 ł5 10ł S0
/Y ł6 9ł S1
GND ł7 8ł S1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74153
8-to-2 line noninverting data selector/multiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /2EN
1A3 ł3 14ł S0
1A2 ł4 74 13ł 2A3
1A1 ł5 153 12ł 2A2
1A0 ł6 11ł 2A1
1Y ł7 10ł 2A0
GND ł8 9ł 2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74154
1-of-16 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
/Y0 ł1 ŔÄÄŮ 24ł VCC
/Y1 ł2 23ł S0
/Y2 ł3 22ł S1
/Y3 ł4 21ł S2
/Y4 ł5 20ł S3
/Y5 ł6 74 19ł /EN2
/Y6 ł7 154 18ł /EN1
/Y7 ł8 17ł /Y15
/Y8 ł9 16ł /Y14
/Y9 ł10 15ł /Y13
/Y10 ł11 14ł /Y12
GND ł12 13ł /Y11
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74155
2-of-8 inverting decoder/demultiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
1EN1 ł1 ŔÄÄŮ 16ł VCC
/1EN2 ł2 15ł /2EN1
S1 ł3 14ł /2EN2
/1Y3 ł4 74 13ł S0
/1Y2 ł5 155 12ł /2Y3
/1Y1 ł6 11ł /2Y2
/1Y0 ł7 10ł /2Y1
GND ł8 9ł /2Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74156
2-of-8 open-collector inverting decoder/demultiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
1EN1 ł1 ŔÄÄŮ 16ł VCC
/1EN2 ł2 15ł /2EN1
S1 ł3 14ł /2EN2
/1Y3 ł4 74 13ł S0
/1Y2 ł5 156 12ł /2Y3
/1Y1 ł6 11ł /2Y2
/1Y0 ł7 10ł /2Y1
GND ł8 9ł /2Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74157
4-of-8 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 16ł VCC
1A0 ł2 15ł /EN
1A1 ł3 14ł 4A0
1Y ł4 74 13ł 4A1
2A0 ł5 157 12ł 4Y
2A1 ł6 11ł 3A0
2Y ł7 10ł 3A1
GND ł8 9ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74158
4-of-8 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 16ł VCC
1A0 ł2 15ł /EN
1A1 ł3 14ł 4A0
/1Y ł4 74 13ł 4A1
2A0 ł5 158 12ł /4Y
2A1 ł6 11ł 3A0
/2Y ł7 10ł 3A1
GND ł8 9ł /3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74159
1-of-16 open-collector inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
/Y0 ł1 ŔÄÄŮ 24ł VCC
/Y1 ł2 23ł S0
/Y2 ł3 22ł S1
/Y3 ł4 21ł S2
/Y4 ł5 20ł S3
/Y5 ł6 74 19ł /EN2
/Y6 ł7 159 18ł /EN1
/Y7 ł8 17ł /Y15
/Y8 ł9 16ł /Y14
/Y9 ł10 15ł /Y13
/Y10 ł11 14ł /Y12
GND ł12 13ł /Y11
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416
Hex open-collector high-voltage inverters.
Maximum output voltage is 15V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş Z ł
/2Y ł4 7416 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74160, 40160
4-bit synchronous decade counter with load, asynchronous reset, and ripple
carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 160 12ł Q2
P3 ł6 11ł Q3
ENP ł7 10ł ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74161, 40161
4-bit synchronous binary counter with load, asynchronous reset, and ripple
carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 161 12ł Q2
P3 ł6 11ł Q3
ENP ł7 10ł ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74162, 40162
4-bit synchronous decade counter with load, reset, and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 162 12ł Q2
P3 ł6 11ł Q3
ENP ł7 10ł ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74162240
Quad 4-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł /2OE
/1Y1 ł2 47ł 1A1
/1Y2 ł3 46ł 1A2
GND ł4 45ł GND
/1Y3 ł5 44ł 1A3
/1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
/2Y1 ł8 41ł 2A1
/2Y2 ł9 40ł 2A2
GND ł10 39ł GND
/2Y3 ł11 38ł 2A3
/2Y4 ł12 7416 37ł 2A4
/3Y1 ł13 2240 36ł 3A1
/3Y2 ł14 35ł 3A2
GND ł15 34ł GND
/3Y3 ł16 33ł 3A3
/3Y4 ł17 32ł 3A4
VCC ł18 31ł VCC
/4Y1 ł19 30ł 4A1
/4Y2 ł20 29ł 4A2
GND ł21 28ł GND
/4Y3 ł22 27ł 4A3
/4Y4 ł23 26ł 4A4
/4OE ł24 25ł /3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74162244
Quad 4-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł /2OE
1Y1 ł2 47ł 1A1
1Y2 ł3 46ł 1A2
GND ł4 45ł GND
1Y3 ł5 44ł 1A3
1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
2Y1 ł8 41ł 2A1
2Y2 ł9 40ł 2A2
GND ł10 39ł GND
2Y3 ł11 38ł 2A3
2Y4 ł12 7416 37ł 2A4
3Y1 ł13 2241 36ł 3A1
3Y2 ł14 35ł 3A2
GND ł15 34ł GND
3Y3 ł16 33ł 3A3
3Y4 ł17 32ł 3A4
VCC ł18 31ł VCC
4Y1 ł19 30ł 4A1
4Y2 ł20 29ł 4A2
GND ł21 28ł GND
4Y3 ł22 27ł 4A3
4Y4 ł23 26ł 4A4
/4OE ł24 25ł /3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74162260
12-bit to 24-bit multiplexed D-type latch/MOS driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 56ł /O2B
LE1B ł2 55ł LA2B
2B3 ł3 54ł 2B4
GND ł4 53ł GND
2B2 ł5 52ł 2B5
2B1 ł6 51ł 2B6
VCC ł7 50ł VCC
A1 ł8 49ł 2B7
A2 ł9 48ł 2B8
A3 ł10 47ł 2B9
GND ł11 46ł GND
A4 ł12 45ł 2B10
A5 ł13 44ł 2B11
A6 ł14 7416 43ł 2B12
A7 ł15 2260 42ł 1B12
A8 ł16 41ł 1B11
A9 ł17 40ł 1B10
GND ł18 39ł GND
A10 ł19 38ł 1B9
A11 ł20 37ł 1B8
A12 ł21 36ł 1B7
VCC ł22 35ł VCC
1B1 ł23 34ł 1B6
1B2 ł24 33ł 1B5
GND ł25 32ł GND
1B3 ł26 31ł 1B4
LE2B ł27 30ł LA1B
S ł28 29ł /O1B
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416240
Quad 4-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł /2OE
/1Y1 ł2 47ł 1A1
/1Y2 ł3 46ł 1A2
GND ł4 45ł GND
/1Y3 ł5 44ł 1A3
/1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
/2Y1 ł8 41ł 2A1
/2Y2 ł9 40ł 2A2
GND ł10 39ł GND
/2Y3 ł11 38ł 2A3
/2Y4 ł12 7416 37ł 2A4
/3Y1 ł13 240 36ł 3A1
/3Y2 ł14 35ł 3A2
GND ł15 34ł GND
/3Y3 ł16 33ł 3A3
/3Y4 ł17 32ł 3A4
VCC ł18 31ł VCC
/4Y1 ł19 30ł 4A1
/4Y2 ł20 29ł 4A2
GND ł21 28ł GND
/4Y3 ł22 27ł 4A3
/4Y4 ł23 26ł 4A4
/4OE ł24 25ł /3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416241
Quad 4-bit 3-state noninverting buffer/line driver.
Two active low, two active high output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł 2OE
1Y1 ł2 47ł 1A1
1Y2 ł3 46ł 1A2
GND ł4 45ł GND
1Y3 ł5 44ł 1A3
1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
2Y1 ł8 41ł 2A1
2Y2 ł9 40ł 2A2
GND ł10 39ł GND
2Y3 ł11 38ł 2A3
2Y4 ł12 7416 37ł 2A4
3Y1 ł13 241 36ł 3A1
3Y2 ł14 35ł 3A2
GND ł15 34ł GND
3Y3 ł16 33ł 3A3
3Y4 ł17 32ł 3A4
VCC ł18 31ł VCC
4Y1 ł19 30ł 4A1
4Y2 ł20 29ł 4A2
GND ł21 28ł GND
4Y3 ł22 27ł 4A3
4Y4 ł23 26ł 4A4
/4OE ł24 25ł 3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416244
Quad 4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł /2OE
1Y1 ł2 47ł 1A1
1Y2 ł3 46ł 1A2
GND ł4 45ł GND
1Y3 ł5 44ł 1A3
1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
2Y1 ł8 41ł 2A1
2Y2 ł9 40ł 2A2
GND ł10 39ł GND
2Y3 ł11 38ł 2A3
2Y4 ł12 7416 37ł 2A4
3Y1 ł13 244 36ł 3A1
3Y2 ł14 35ł 3A2
GND ł15 34ł GND
3Y3 ł16 33ł 3A3
3Y4 ł17 32ł 3A4
VCC ł18 31ł VCC
4Y1 ł19 30ł 4A1
4Y2 ł20 29ł 4A2
GND ł21 28ł GND
4Y3 ł22 27ł 4A3
4Y4 ł23 26ł 4A4
/4OE ł24 25ł /3OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416245
Dual 8-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1DIR ł1 ŔÄÄŮ 48ł /1EN ł/ENłDIRş A ł B ł
1B1 ł2 47ł 1A1 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
1B2 ł3 46ł 1A2 ł 1 ł X ş Z ł Z ł
GND ł4 45ł GND ł 0 ł 0 ş B ł Z ł
1B3 ł5 44ł 1A3 ł 0 ł 1 ş Z ł A ł
1B4 ł6 43ł 1A4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
VCC ł7 42ł VCC
1B5 ł8 41ł 1A5
1B6 ł9 40ł 1A6
GND ł10 39ł GND
1B7 ł11 38ł 1A7
1B8 ł12 7416 37ł 1A8
2B1 ł13 245 36ł 2A1
2B2 ł14 35ł 2A2
GND ł15 34ł GND
2B3 ł16 33ł 2A3
2B4 ł17 32ł 2A4
VCC ł18 31ł VCC
2B5 ł19 30ł 2A5
2B6 ł20 29ł 2A6
GND ł21 28ł GND
2B7 ł22 27ł 2A7
2B8 ł23 26ł 2A8
2DIR ł24 25ł /2EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416260
12-bit to 24-bit multiplexed D-type latch.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 56ł /O2B
LE1B ł2 55ł LA2B
2B3 ł3 54ł 2B4
GND ł4 53ł GND
2B2 ł5 52ł 2B5
2B1 ł6 51ł 2B6
VCC ł7 50ł VCC
A1 ł8 49ł 2B7
A2 ł9 48ł 2B8
A3 ł10 47ł 2B9
GND ł11 46ł GND
A4 ł12 45ł 2B10
A5 ł13 44ł 2B11
A6 ł14 7416 43ł 2B12
A7 ł15 260 42ł 1B12
A8 ł16 41ł 1B11
A9 ł17 40ł 1B10
GND ł18 39ł GND
A10 ł19 38ł 1B9
A11 ł20 37ł 1B8
A12 ł21 36ł 1B7
VCC ł22 35ł VCC
1B1 ł23 34ł 1B6
1B2 ł24 33ł 1B5
GND ł25 32ł GND
1B3 ł26 31ł 1B4
LE2B ł27 30ł LA1B
SEL ł28 29ł /O1B
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74163, 40163
4-bit synchronous binary counter with load, reset, and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 163 12ł Q2
P3 ł6 11ł Q3
ENP ł7 10ł ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416373
Dual 8-bit 3-state transparent latches.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł 1LE ł/OEł LEł D ş Q ł
1Q1 ł2 47ł 1D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 46ł 1D2 ł 1 ł X ł X ş Z ł
GND ł4 45ł GND ł 0 ł 0 ł X ş - ł
1Q3 ł5 44ł 1D3 ł 0 ł 1 ł 0 ş 0 ł
1Q4 ł6 43ł 1D4 ł 0 ł 1 ł 1 ş 1 ł
VCC ł7 42ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
1Q5 ł8 41ł 1D5
1Q6 ł9 40ł 1D6
GND ł10 39ł GND
1Q7 ł11 38ł 1D7
1Q8 ł12 7416 37ł 1D8
2Q1 ł13 373 36ł 2D1
2Q2 ł14 35ł 2D2
GND ł15 34ł GND
2Q3 ł16 33ł 2D3
2Q4 ł17 32ł 2D4
VCC ł18 31ł VCC
2Q5 ł19 30ł 2D5
2Q6 ł20 29ł 2D6
GND ł21 28ł GND
2Q7 ł22 27ł 2D7
2Q8 ł23 26ł 2D8
/2OE ł24 25ł 2LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416374
Dual 8-bit 3-state D flip-flops.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 48ł 1CLK ł/OEłCLKł D ş Q ł
1Q1 ł2 47ł 1D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 46ł 1D2 ł 1 ł X ł X ş Z ł
GND ł4 45ł GND ł 0 ł / ł 0 ş 0 ł
1Q3 ł5 44ł 1D3 ł 0 ł / ł 1 ş 1 ł
1Q4 ł6 43ł 1D4 ł 0 ł!/ ł X ş - ł
VCC ł7 42ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
1Q5 ł8 41ł 1D5
1Q6 ł9 40ł 1D6
GND ł10 39ł GND
1Q7 ł11 38ł 1D7
1Q8 ł12 7416 37ł 1D8
2Q1 ł13 374 36ł 2D1
2Q2 ł14 35ł 2D2
GND ł15 34ł GND
2Q3 ł16 33ł 2D3
2Q4 ł17 32ł 2D4
VCC ł18 31ł VCC
2Q5 ł19 30ł 2D5
2Q6 ł20 29ł 2D6
GND ł21 28ł GND
2Q7 ł22 27ł 2D7
2Q8 ł23 26ł 2D8
/2OE ł24 25ł 2CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74164
8-bit serial-in parallel-out shift register with asynchronous reset.
Gated serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 14ł VCC
A2 ł2 13ł QH
QA ł3 74 12ł QGH
QB ł4 164 11ł QF
QC ł5 10ł QE
QD ł6 9ł /RST
GND ł7 8ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416470
Dual 8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
1CKA ł2 55ł 1CKB
/1CA ł3 54ł /1CB
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 470 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2CA ł26 31ł /2CB
2CKA ł27 30ł 2CKB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416472
Dual 9-bit 3-state noninverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
/1LA ł2 55ł /1LB
1A1 ł3 54ł 1B1
GND ł4 53ł GND
1A2 ł5 52ł 1B2
1A3 ł6 51ł 1B3
VCC ł7 50ł VCC
1A4 ł8 49ł 1B4
1A5 ł9 48ł 1B5
1A6 ł10 47ł 1B6
GND ł11 46ł GND
1A7 ł12 45ł 1B7
1A8 ł13 44ł 1B8
1A9 ł14 7416 43ł 1B9
2A1 ł15 472 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2A9 ł26 31ł 2B9
/2LA ł27 30ł /2LB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416474
Dual 9-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OB ł1 ŔÄÄŮ 56ł /1OA
1CAB ł2 55ł 1CBA
1A1 ł3 54ł 1B1
GND ł4 53ł GND
1A2 ł5 52ł 1B2
1A3 ł6 51ł 1B3
VCC ł7 50ł VCC
1A4 ł8 49ł 1B4
1A5 ł9 48ł 1B5
1A6 ł10 47ł 1B6
GND ł11 46ł GND
1A7 ł12 45ł 1B7
1A8 ł13 44ł 1B8
1A9 ł14 7416 43ł 1B9
2A1 ł15 474 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2A9 ł26 31ł 2B9
2CAB ł27 30ł 2CBA
/2OB ł28 29ł /2OA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416475
Dual 9-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
1CKA ł2 55ł 1CKB
1A1 ł3 54ł 1B1
GND ł4 53ł GND
1A2 ł5 52ł 1B2
1A3 ł6 51ł 1B3
VCC ł7 50ł VCC
1A4 ł8 49ł 1B4
1A5 ł9 48ł 1B5
1A6 ł10 47ł 1B6
GND ł11 46ł GND
1A7 ł12 45ł 1B7
1A8 ł13 44ł 1B8
1A9 ł14 7416 43ł 1B9
2A1 ł15 475 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2A9 ł26 31ł 2B9
2CKA ł27 30ł 2CKB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74165
8-bit parallel-in serial-out shift register with asynchronous parallel load
and two gated clock inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
SH//LD ł1 ŔÄÄŮ 16ł VCC
CLK1 ł2 15ł CLK2
P3 ł3 14ł P4
P2 ł4 74 13ł P5
P1 ł5 165 12ł P6
P0 ł6 11ł P7
/QH ł7 10ł D
GND ł8 9ł QH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416500
18-bit 3-state noninverting latched/registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
OEAB ł1 ŔÄÄŮ 56ł GND
LEAB ł2 55ł /CAB
A1 ł3 54ł B1
GND ł4 53ł GND
A2 ł5 52ł B2
A3 ł6 51ł B3
VCC ł7 50ł VCC
A4 ł8 49ł B4
A5 ł9 48ł B5
A6 ł10 47ł B6
GND ł11 46ł GND
A7 ł12 45ł B7
A8 ł13 44ł B8
A9 ł14 7416 43ł B9
A10 ł15 500 42ł B10
A11 ł16 41ł B11
A12 ł17 40ł B12
GND ł18 39ł GND
A13 ł19 38ł B13
A14 ł20 37ł B14
A15 ł21 36ł B15
VCC ł22 35ł VCC
A16 ł23 34ł B16
A17 ł24 33ł B17
GND ł25 32ł GND
A18 ł26 31ł B18
/OBA ł27 30ł /CBA
LEBA ł28 29ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416501
18-bit 3-state noninverting latched/registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
OEAB ł1 ŔÄÄŮ 56ł GND
LEAB ł2 55ł CLKAB
A1 ł3 54ł B1
GND ł4 53ł GND
A2 ł5 52ł B2
A3 ł6 51ł B3
VCC ł7 50ł VCC
A4 ł8 49ł B4
A5 ł9 48ł B5
A6 ł10 47ł B6
GND ł11 46ł GND
A7 ł12 45ł B7
A8 ł13 44ł B8
A9 ł14 7416 43ł B9
A10 ł15 501 42ł B10
A11 ł16 41ł B11
A12 ł17 40ł B12
GND ł18 39ł GND
A13 ł19 38ł B13
A14 ł20 37ł B14
A15 ł21 36ł B15
VCC ł22 35ł VCC
A16 ł23 34ł B16
A17 ł24 33ł B17
GND ł25 32ł GND
A18 ł26 31ł B18
/OEA ł27 30ł CLKBA
LEBA ł28 29ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416540
Quad 4-bit 3-state inverting buffer/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż
/1O1 ł1 ŔÄÄŮ 48ł /1O2
/1Y1 ł2 47ł 1A1
/1Y2 ł3 46ł 1A2
GND ł4 45ł GND
/1Y3 ł5 44ł 1A3
/1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
/1Y5 ł8 41ł 1A5
/1Y6 ł9 40ł 1A6
GND ł10 39ł GND
/1Y7 ł11 38ł 1A7
/1Y8 ł12 7416 37ł 1A8
/2Y1 ł13 540 36ł 2A1
/2Y2 ł14 35ł 2A2
GND ł15 34ł GND
/2Y3 ł16 33ł 2A3
/2Y4 ł17 32ł 2A4
VCC ł18 31ł VCC
/2Y5 ł19 30ł 2A5
/2Y6 ł20 29ł 2A6
GND ł21 28ł GND
/2Y7 ł22 27ł 2A7
/2Y8 ł23 26ł 2A8
/2O1 ł24 25ł /2O2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416541
Quad 4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1O1 ł1 ŔÄÄŮ 48ł /1O2
1Y1 ł2 47ł 1A1
1Y2 ł3 46ł 1A2
GND ł4 45ł GND
1Y3 ł5 44ł 1A3
1Y4 ł6 43ł 1A4
VCC ł7 42ł VCC
1Y5 ł8 41ł 1A5
1Y6 ł9 40ł 1A6
GND ł10 39ł GND
1Y7 ł11 38ł 1A7
1Y8 ł12 7416 37ł 1A8
2Y1 ł13 541 36ł 2A1
2Y2 ł14 35ł 2A2
GND ł15 34ł GND
2Y3 ł16 33ł 2A3
2Y4 ł17 32ł 2A4
VCC ł18 31ł VCC
2Y5 ł19 30ł 2A5
2Y6 ł20 29ł 2A6
GND ł21 28ł GND
2Y7 ł22 27ł 2A7
2Y8 ł23 26ł 2A8
/2O1 ł24 25ł /2O2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416543
Dual 8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
/1LA ł2 55ł /1LB
/1CA ł3 54ł /1CB
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 543 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2CA ł26 31ł /2CB
/2LA ł27 30ł /2LB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416544
Dual 8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
/1LA ł2 55ł /1LB
/1CA ł3 54ł /1CB
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 544 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2CA ł26 31ł /2CB
/2LA ł27 30ł /2LB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74166
8-bit parallel-in serial-out shift register with asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
SA ł1 ŔÄÄŮ 16ł VCC
A ł2 15ł SH//LD
B ł3 14ł H
C ł4 74 13ł QH
D ł5 166 12ł G
CLK1 ł6 11ł F
CLK2 ł7 10ł E
GND ł8 9ł /RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416600
18-bit 3-state noninverting latched/registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OAB ł1 ŔÄÄŮ 56ł /CEB
LEAB ł2 55ł /CAB
A1 ł3 54ł B1
GND ł4 53ł GND
A2 ł5 52ł B2
A3 ł6 51ł B3
VCC ł7 50ł VCC
A4 ł8 49ł B4
A5 ł9 48ł B5
A6 ł10 47ł B6
GND ł11 46ł GND
A7 ł12 45ł B7
A8 ł13 44ł B8
A9 ł14 7416 43ł B9
A10 ł15 600 42ł B10
A11 ł16 41ł B11
A12 ł17 40ł B12
GND ł18 39ł GND
A13 ł19 38ł B13
A14 ł20 37ł B14
A15 ł21 36ł B15
VCC ł22 35ł VCC
A16 ł23 34ł B16
A17 ł24 33ł B17
GND ł25 32ł GND
A18A ł26 31ł B18
/OBA ł27 30ł /CBA
LEBA ł28 29ł /CEA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416601
18-bit 3-state noninverting latched/registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OAB ł1 ŔÄÄŮ 56ł /CEB
LEAB ł2 55ł /CAB
A1 ł3 54ł B1
GND ł4 53ł GND
A2 ł5 52ł B2
A3 ł6 51ł B3
VCC ł7 50ł VCC
A4 ł8 49ł B4
A5 ł9 48ł B5
A6 ł10 47ł B6
GND ł11 46ł GND
A7 ł12 45ł B7
A8 ł13 44ł B8
A9 ł14 7416 43ł B9
A10 ł15 600 42ł B10
A11 ł16 41ł B11
A12 ł17 40ł B12
GND ł18 39ł GND
A13 ł19 38ł B13
A14 ł20 37ł B14
A15 ł21 36ł B15
VCC ł22 35ł VCC
A16 ł23 34ł B16
A17 ł24 33ł B17
GND ł25 32ł GND
A18A ł26 31ł B18
/OBA ł27 30ł /CBA
LEBA ł28 29ł /CEA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416620
Dual 8-bit 3-state inverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
1GAB ł1 ŔÄÄŮ 48ł /1GA
1B1 ł2 47ł 1A1
1B2 ł3 46ł 1A2
GND ł4 45ł GND
1B3 ł5 44ł 1A3
1B4 ł6 43ł 1A4
VCC ł7 42ł VCC
1B5 ł8 41ł 1A5
1B6 ł9 40ł 1A6
GND ł10 39ł GND
1B7 ł11 38ł 1A7
1B8 ł12 7416 37ł 1A8
2B1 ł13 620 36ł 2A1
2B2 ł14 35ł 2A2
GND ł15 34ł GND
2B3 ł16 33ł 2A3
2B4 ł17 32ł 2A4
VCC ł18 31ł VCC
2B5 ł19 30ł 2A5
2B6 ł20 29ł 2A6
GND ł21 28ł GND
2B7 ł22 27ł 2A7
2B8 ł23 26ł 2A8
2GAB ł24 25ł /2GA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416623
Dual 8-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
1OAB ł1 ŔÄÄŮ 48ł /1OA
1B1 ł2 47ł 1A1
1B2 ł3 46ł 1A2
GND ł4 45ł GND
1B3 ł5 44ł 1A3
1B4 ł6 43ł 1A4
VCC ł7 42ł VCC
1B5 ł8 41ł 1A5
1B6 ł9 40ł 1A6
GND ł10 39ł GND
1B7 ł11 38ł 1A7
1B8 ł12 7416 37ł 1A8
2B1 ł13 623 36ł 2A1
2B2 ł14 35ł 2A2
GND ł15 34ł GND
2B3 ł16 33ł 2A3
2B4 ł17 32ł 2A4
VCC ł18 31ł VCC
2B5 ł19 30ł 2A5
2B6 ł20 29ł 2A6
GND ł21 28ł GND
2B7 ł22 27ł 2A7
2B8 ł23 26ł 2A8
2OAB ł24 25ł /2OA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416640
Dual 8-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1DIR ł1 ŔÄÄŮ 48ł /1EN ł/ENłDIRş A ł B ł
1B1 ł2 47ł 1A1 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
1B2 ł3 46ł 1A2 ł 1 ł X ş Z ł Z ł
GND ł4 45ł GND ł 0 ł 0 ş/B ł Z ł
1B3 ł5 44ł 1A3 ł 0 ł 1 ş Z ł/A ł
1B4 ł6 43ł 1A4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
VCC ł7 42ł VCC
1B5 ł8 41ł 1A5
1B6 ł9 40ł 1A6
GND ł10 39ł GND
1B7 ł11 38ł 1A7
1B8 ł12 7416 37ł 1A8
2B1 ł13 640 36ł 2A1
2B2 ł14 35ł 2A2
GND ł15 34ł GND
2B3 ł16 33ł 2A3
2B4 ł17 32ł 2A4
VCC ł18 31ł VCC
2B5 ł19 30ł 2A5
2B6 ł20 29ł 2A6
GND ł21 28ł GND
2B7 ł22 27ł 2A7
2B8 ł23 26ł 2A8
2DIR ł24 25ł /2EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416646
Dual 8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
1DIR ł1 ŔÄÄŮ 56ł /1EN
1CAB ł2 55ł 1CBA
1SAB ł3 54ł 1SBA
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 646 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2SAB ł26 31ł 2SBA
2CAB ł27 30ł 2CBA
2DIR ł28 29ł /2EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416648
Dual 8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
1DIR ł1 ŔÄÄŮ 56ł /1EN
1CAB ł2 55ł 1CBA
1SAB ł3 54ł 1SBA
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 648 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2SAB ł26 31ł 2SBA
2CAB ł27 30ł 2CBA
2DIR ł28 29ł /2EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416651
Dual 8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
1CKA ł2 55ł 1CKB
1SAB ł3 54ł 1SBA
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 651 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2SAB ł26 31ł 2SBA
2CKA ł27 30ł 2CKB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416652
Dual 8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
1GAB ł1 ŔÄÄŮ 56ł /1GB
1CAB ł2 55ł 1CBA
1SAB ł3 54ł 1SBA
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 652 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
2SAB ł26 31ł 2SBA
2CAB ł27 30ł 2CBA
2GAB ł28 29ł /2GB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416657
Dual 8-bit 3-state noninverting bus transceiver with parity generator/checker.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 56ł 1DIR
ł2 55ł 1O//E
/1ERR ł3 54ł 1PAR
GND ł4 53ł GND
1A0 ł5 52ł 1B0
1A1 ł6 51ł 1B1
VCC ł7 50ł VCC
1A2 ł8 49ł 1B2
1A3 ł9 48ł 1B3
1A4 ł10 47ł 1B4
GND ł11 46ł GND
1A5 ł12 45ł 1B5
1A6 ł13 44ł 1B6
1A7 ł14 7416 43ł 1B7
2A0 ł15 657 42ł 2B0
2A1 ł16 41ł 2B1
2A2 ł17 40ł 2B2
GND ł18 39ł GND
2A3 ł19 38ł 2B3
2A4 ł20 37ł 2B4
2A5 ł21 36ł 2B5
VCC ł22 35ł VCC
2A6 ł23 34ł 2B6
2A7 ł24 33ł 2B7
GND ł25 32ł GND
/2ERR ł26 31ł 2PAR
ł27 30ł 2O//E
/2OE ł28 29ł 2DIR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74167
4-bit synchronous decade rate multiplier.
Can perform fixed-rate or variable-rate frequency division.
Output frequency is equal to input frequency multiplied by the rate input M
and divided by 10.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 16ł VCC
B2 ł2 15ł B1
B3 ł3 14ł B0
SET-9 ł4 74 13ł RST
Z ł5 167 12ł U/CAS
Y ł6 11ł ENin
ENout ł7 10ł STRB
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74168
4-bit synchronous decade up/down counter with load and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł /RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 168 12ł Q2
P3 ł6 11ł Q3
/ENP ł7 10ł /ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416821
Dual 10-bit 3-state D flip-flops.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 56ł 1CLK ł/OEłCLKł D ş Q ł
1Q1 ł2 55ł 1D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 54ł 1D2 ł 1 ł X ł X ş Z ł
GND ł4 53ł GND ł 0 ł / ł 0 ş 0 ł
1Q3 ł5 52ł 1D3 ł 0 ł / ł 1 ş 1 ł
1Q4 ł6 51ł 1D4 ł 0 ł!/ ł X ş - ł
VCC ł7 50ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
1Q5 ł8 49ł 1D5
1Q6 ł9 48ł 1D6
1Q7 ł10 47ł 1D7
GND ł11 46ł GND
1Q8 ł12 45ł 1D8
1Q9 ł13 44ł 1D9
1Q10 ł14 7416 43ł 1D10
2Q1 ł15 821 42ł 2D1
2Q2 ł16 41ł 2D2
2Q3 ł17 40ł 2D3
GND ł18 39ł GND
2Q4 ł19 38ł 2D4
2Q5 ł20 37ł 2D5
2Q6 ł21 36ł 2D6
VCC ł22 35ł VCC
2Q7 ł23 34ł 2D7
2Q8 ł24 33ł 2D8
GND ł25 32ł GND
2Q9 ł26 31ł 2D9
2Q10 ł27 30ł 2D10
/2OE ł28 29ł 2CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416823
Dual 9-bit 3-state D flip-flops with clock enable and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1RST ł1 ŔÄÄŮ 56ł 1CLK
/1OE ł2 55ł /1CLKEN
1Q1 ł3 54ł 1D1
GND ł4 53ł GND
1Q2 ł5 52ł 1D2
1Q3 ł6 51ł 1D3
VCC ł7 50ł VCC
1Q4 ł8 49ł 1D4
1Q5 ł9 48ł 1D5
1Q6 ł10 47ł 1D6
GND ł11 46ł GND
1Q7 ł12 45ł 1D7
1Q8 ł13 44ł 1D8
1Q9 ł14 7416 43ł 1D9
2Q1 ł15 823 42ł 2D1
2Q2 ł16 41ł 2D2
2Q3 ł17 40ł 2D3
GND ł18 39ł GND
2Q4 ł19 38ł 2D4
2Q5 ł20 37ł 2D5
2Q6 ł21 36ł 2D6
VCC ł22 35ł VCC
2Q7 ł23 34ł 2D7
2Q8 ł24 33ł 2D8
GND ł25 32ł GND
2Q9 ł26 31ł 2D9
/2OE ł27 30ł /2CLKEN
/2RST ł28 29ł 2CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416825
Dual 9-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE1 ł1 ŔÄÄŮ 56ł /1OE2
1Y1 ł2 55ł 1A1
1Y2 ł3 54ł 1A2
GND ł4 53ł GND
1Y3 ł5 52ł 1A3
1Y4 ł6 51ł 1A4
VCC ł7 50ł VCC
1Y5 ł8 49ł 1A5
1Y6 ł9 48ł 1A6
1Y7 ł10 47ł 1A7
GND ł11 46ł GND
1Y8 ł12 45ł 1A8
1Y9 ł13 44ł 1A9
GND ł14 7416 43ł GND
GND ł15 825 42ł GND
2Y1 ł16 41ł 2A1
2Y2 ł17 40ł 2A2
GND ł18 39ł GND
2Y3 ł19 38ł 2A3
2Y4 ł20 37ł 2A4
2Y5 ł21 36ł VCC
VCC ł22 35ł 2A5
2Y6 ł23 34ł 2A6
2Y7 ł24 33ł 2A7
GND ł25 32ł GND
2Y8 ł26 31ł 2A8
2Y9 ł27 30ł 2A9
/2OE1 ł28 29ł /2OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416827
Dual 10-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1O1 ł1 ŔÄÄŮ 56ł /1O2
1Y1 ł2 55ł 1A1
1Y2 ł3 54ł 1A2
GND ł4 53ł GND
1Y3 ł5 52ł 1A3
1Y4 ł6 51ł 1A4
VCC ł7 50ł VCC
1Y5 ł8 49ł 1A5
1Y6 ł9 48ł 1A6
1Y7 ł10 47ł 1A7
GND ł11 46ł GND
1Y8 ł12 45ł 1A8
1Y9 ł13 44ł 1A9
1Y10 ł14 7416 43ł 1A10
2Y1 ł15 827 42ł 2A1
2Y2 ł16 41ł 2A2
2Y3 ł17 40ł 2A3
GND ł18 39ł GND
2Y4 ł19 38ł 2A4
2Y5 ł20 37ł 2A5
2Y6 ł21 36ł 2A6
VCC ł22 35ł VCC
2Y7 ł23 34ł 2A7
2Y8 ł24 33ł 2A8
GND ł25 32ł GND
2Y9 ł26 31ł 2A9
2Y10 ł27 30ł 2A10
/2O1 ł28 29ł /2O2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416828
Dual 10-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1O1 ł1 ŔÄÄŮ 56ł /1O2
/1Y1 ł2 55ł 1A1
/1Y2 ł3 54ł 1A2
GND ł4 53ł GND
/1Y3 ł5 52ł 1A3
/1Y4 ł6 51ł 1A4
VCC ł7 50ł VCC
/1Y5 ł8 49ł 1A5
/1Y6 ł9 48ł 1A6
/1Y7 ł10 47ł 1A7
GND ł11 46ł GND
/1Y8 ł12 45ł 1A8
/1Y9 ł13 44ł 1A9
1Y10 ł14 7416 43ł 1A10
/2Y1 ł15 828 42ł 2A1
/2Y2 ł16 41ł 2A2
/2Y3 ł17 40ł 2A3
GND ł18 39ł GND
/2Y4 ł19 38ł 2A4
/2Y5 ł20 37ł 2A5
/2Y6 ł21 36ł 2A6
VCC ł22 35ł VCC
/2Y7 ł23 34ł 2A7
/2Y8 ł24 33ł 2A8
GND ł25 32ł GND
/2Y9 ł26 31ł 2A9
2Y10 ł27 30ł 2A10
/2O1 ł28 29ł /2O2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416833
Dual 8-bit 3-state noninverting bus transceiver with parity generator/checker
and parity register.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OB ł1 ŔÄÄŮ 56ł /1OA
1CLK ł2 55ł /1CL
/1ERR ł3 54ł 1PAR
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 833 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2ERR ł26 31ł 2PAR
2CLK ł27 30ł /2CL
/2OB ł28 29ł /2OA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416841
Dual 10-bit 3-state transparent latches.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 56ł 1LE ł/OEł LEł D ş Q ł
1Q1 ł2 55ł 1D1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1Q2 ł3 54ł 1D2 ł 1 ł X ł X ş Z ł
GND ł4 53ł GND ł 0 ł 0 ł X ş - ł
1Q3 ł5 52ł 1D3 ł 0 ł 1 ł 0 ş 0 ł
1Q4 ł6 51ł 1D4 ł 0 ł 1 ł 1 ş 1 ł
VCC ł7 50ł VCC ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
1Q5 ł8 49ł 1D5
1Q6 ł9 48ł 1D6
1Q7 ł10 47ł 1D7
GND ł11 46ł GND
1Q8 ł12 45ł 1D8
1Q9 ł13 44ł 1D9
1Q10 ł14 7416 43ł 1D10
2Q1 ł15 841 42ł 2D1
2Q2 ł16 41ł 2D2
2Q3 ł17 40ł 2D3
GND ł18 39ł GND
2Q4 ł19 38ł 2D4
2Q5 ł20 37ł 2D5
2Q6 ł21 36ł 2D6
VCC ł22 35ł VCC
2Q7 ł23 34ł 2D7
2Q8 ł24 33ł 2D8
GND ł25 32ł GND
2Q9 ł26 31ł 2D9
2Q10 ł27 30ł 2D10
/2OE ł28 29ł 2LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416853
Dual 8-bit 3-state noninverting bus transceiver with parity generator/checker
and parity latch.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OB ł1 ŔÄÄŮ 56ł /1OA
/1LE ł2 55ł /1CL
/1ERR ł3 54ł 1PAR
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 853 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2ERR ł26 31ł 2PAR
/2LE ł27 30ł /2CL
/2OB ł28 29ł /2OA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416861
Dual 10-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1GB ł1 ŔÄÄŮ 56ł /1GA
1B1 ł2 55ł 1A1
1B2 ł3 54ł 1A2
GND ł4 53ł GND
1B3 ł5 52ł 1A3
1B4 ł6 51ł 1A4
VCC ł7 50ł VCC
1B5 ł8 49ł 1A5
1B6 ł9 48ł 1A6
1B7 ł10 47ł 1A7
GND ł11 46ł GND
1B8 ł12 45ł 1A8
1B9 ł13 44ł 1A9
1B10 ł14 7416 43ł 1A10
2B1 ł15 861 42ł 2A1
2B2 ł16 41ł 2A2
2B3 ł17 40ł 2A3
GND ł18 39ł GND
2B4 ł19 38ł 2A4
2B5 ł20 37ł 2A5
2B6 ł21 36ł 2A6
VCC ł22 35ł VCC
2B7 ł23 34ł 2A7
2B8 ł24 33ł 2A8
GND ł25 32ł GND
2B9 ł26 31ł 2A9
2B10 ł27 30ł 2A10
/2GB ł28 29ł /2GA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416863
Dual 9-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1GA ł1 ŔÄÄŮ 56ł /1GB
1B1 ł2 55ł 1A1
1B2 ł3 54ł 1A2
GND ł4 53ł GND
1B3 ł5 52ł 1A3
1B4 ł6 51ł 1A4
VCC ł7 50ł VCC
1B5 ł8 49ł 1A5
1B6 ł9 48ł 1A6
1B7 ł10 47ł 1A7
GND ł11 46ł GND
1B8 ł12 45ł 1A8
1B9 ł13 44ł 1A9
GND ł14 7416 43ł GND
GND ł15 863 42ł GND
2B1 ł16 41ł 2A1
2B2 ł17 40ł 2A2
GND ł18 39ł GND
2B3 ł19 38ł 2A3
2B4 ł20 37ł 2A4
2B5 ł21 36ł VCC
VCC ł22 35ł 2A5
2B6 ł23 34ł 2A6
2B7 ł24 33ł 2A7
GND ł25 32ł GND
2B8 ł26 31ł 2A8
2B9 ł27 30ł 2A9
/2GA ł28 29ł /2GB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74169
4-bit synchronous binary up/down counter with load and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł /RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 169 12ł Q2
P3 ł6 11ł Q3
/ENP ł7 10ł /ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416952
Dual 8-bit 3-state noninverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
1CKA ł2 55ł 1CKB
/1EA ł3 54ł /1EB
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 952 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2EA ł26 31ł /2EB
2CKA ł27 30ł 2CKB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7416953
Dual 8-bit 3-state inverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OA ł1 ŔÄÄŮ 56ł /1OB
1CKA ł2 55ł 1CKB
/1EA ł3 54ł /1EB
GND ł4 53ł GND
1A1 ł5 52ł 1B1
1A2 ł6 51ł 1B2
VCC ł7 50ł VCC
1A3 ł8 49ł 1B3
1A4 ł9 48ł 1B4
1A5 ł10 47ł 1B5
GND ł11 46ł GND
1A6 ł12 45ł 1B6
1A7 ł13 44ł 1B7
1A8 ł14 7416 43ł 1B8
2A1 ł15 952 42ł 2B1
2A2 ł16 41ł 2B2
2A3 ł17 40ł 2B3
GND ł18 39ł GND
2A4 ł19 38ł 2B4
2A5 ł20 37ł 2B5
2A6 ł21 36ł 2B6
VCC ł22 35ł VCC
2A7 ł23 34ł 2B7
2A8 ł24 33ł 2B8
GND ł25 32ł GND
/2EA ł26 31ł /2EB
2CKA ł27 30ł 2CKB
/2OA ł28 29ł /2OB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7417
Hex open-collector high-voltage buffers.
Maximum output voltage is 15V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ş Y ł Y = A
1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł 6Y ł 0 ş 0 ł
2Y ł4 7417 11ł 5A ł 1 ş Z ł
3A ł5 10ł 5Y ŔÄÄÄĐÄÄÄŮ
3Y ł6 9ł 4A
GND ł7 8ł 4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74170
4x4-bit open-collector dual-port register file.
fart 6017
fart 6018
ÚÄÄÄÂÄÄÂÄÄÄż
D2 ł1 ŔÄÄŮ 16ł VCC
D3 ł2 15ł D1
D4 ł3 14ł WA0
RA1 ł4 74 13ł WA1
RA0 ł5 170 12ł /WR
Q4 ł6 11ł /RD
Q3 ł7 10ł Q1
GND ł8 9ł Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74173
4-bit 3-state D flip-flop with reset, dual clock enables and dual
output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 16ł VCC
/OE2 ł2 15ł RST
Q0 ł3 14ł D0
Q1 ł4 74 13ł D1
Q2 ł5 173 12ł D2
Q3 ł6 11ł D3
CLK ł7 10ł /CLKEN1
GND ł8 9ł /CLKEN2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74174, 40174
6-bit D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC ł/RSTłCLKł D ş Q ł
Q0 ł2 15ł Q6 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D0 ł3 14ł D5 ł 0 ł X ł X ş 0 ł
D1 ł4 74 13ł D4 ł 1 ł / ł 0 ş 0 ł
Q1 ł5 174 12ł Q4 ł 1 ł / ł 1 ş 1 ł
D2 ł6 11ł D3 ł 1 ł!/ ł X ş - ł
Q2 ł7 10ł Q3 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74175
4-bit D flip-flop with complementary outputs and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC ł/RSTłCLKł D ş Q ł/Q ł
Q1 ł2 15ł Q4 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/Q1 ł3 14ł /Q4 ł 0 ł X ł X ş 0 ł 1 ł
D1 ł4 74 13ł D4 ł 1 ł / ł 0 ş 0 ł 1 ł
D2 ł5 175 12ł D3 ł 1 ł / ł 1 ş 1 ł 0 ł
/Q2 ł6 11ł /Q3 ł 1 ł!/ ł X ş - ł - ł
Q2 ł7 10ł Q3 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7418
Dual 4-input NAND gates with schmitt-trigger inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş 1 ł
1C ł4 7418 11ł ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
74180
8-bit odd/even parity generator/checker with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł VCC
A1 ł2 13ł A7
CASE ł3 74 12ł A6
CASO ł4 180 11ł A5
EVEN ł5 10ł A4
ODD ł6 9ł A3
GND ł7 8ł A2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741804
Hex 2-input NAND gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
5B ł1 ŔÄÄŮ 20ł 5A ł A ł B ş/Y ł /Y = A+B
/6Y ł2 19ł /5Y ĆÍÍÍŘÍÍÍÎÍÍ͵
6A ł3 18ł 4B ł 0 ł 0 ş 1 ł
6B ł4 17ł 4A ł 0 ł 1 ş 1 ł
VCC ł5 741 16ł /4Y ł 1 ł 0 ş 1 ł
1A ł6 804 15ł GND ł 1 ł 1 ş 0 ł
1B ł7 14ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
/1Y ł8 13ł 3B
2A ł9 12ł 3A
2B ł10 11ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741805
Hex 2-input NOR gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
5B ł1 ŔÄÄŮ 20ł 5A ł A ł B ş/Y ł /Y = A+B
/6Y ł2 19ł /5Y ĆÍÍÍŘÍÍÍÎÍÍ͵
6A ł3 18ł 4B ł 0 ł 0 ş 1 ł
6B ł4 17ł 4A ł 0 ł 1 ş 0 ł
VCC ł5 741 16ł /4Y ł 1 ł 0 ş 0 ł
1A ł6 805 15ł GND ł 1 ł 1 ş 0 ł
1B ł7 14ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
/1Y ł8 13ł 3B
2A ł9 12ł 3A
2B ł10 11ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741808
Hex 2-input AND gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
5B ł1 ŔÄÄŮ 20ł 5A ł A ł B ş Y ł Y = AB
6Y ł2 19ł 5Y ĆÍÍÍŘÍÍÍÎÍÍ͵
6A ł3 18ł 4B ł 0 ł 0 ş 0 ł
6B ł4 17ł 4A ł 0 ł 1 ş 0 ł
VCC ł5 741 16ł 4Y ł 1 ł 0 ş 0 ł
1A ł6 808 15ł GND ł 1 ł 1 ş 1 ł
1B ł7 14ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
1Y ł8 13ł 3B
2A ł9 12ł 3A
2B ł10 11ł 2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74181, 40181
4-bit 16-function arithmetic logic unit (ALU)
ÚÄÄÄÂÄÄÂÄÄÄż
/B0 ł1 ŔÄÄŮ 24ł VCC
/A0 ł2 23ł /A1
S3 ł3 22ł /B1
S2 ł4 21ł /A2
S1 ł5 20ł /B2
S0 ł6 74 19ł /A3
CIN ł7 181 18ł /B3
M ł8 17ł /G
/F0 ł9 16ł COUT
/F1 ł10 15ł /P
/F2 ł11 14ł A=B
GND ł12 13ł /F3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74182, 40182
Look-ahead carry generator
Capable of anticipating a carry across four binary adders or group of adders.
Cascadable to perform full look-ahead across n-bit adders.
ÚÄÄÄÂÄÄÂÄÄÄż
/G1 ł1 ŔÄÄŮ 16ł VCC
/P1 ł2 15ł /P2
/G0 ł3 14ł /G2
/P0 ł4 74 13ł Cn
/G3 ł5 182 12ł Cn+X
/P3 ł6 11ł Cn+Y
/P ł7 10ł /G
GND ł8 9ł Cn+Z
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
741821
10-bit 3-state D flip-flop/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
Q5 ł1 ŔÄÄŮ 24ł Q6 ł/OEłCLKł D ş Q ł
Q4 ł2 23ł Q7 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Q3 ł3 22ł Q8 ł 1 ł X ł X ş Z ł
Q2 ł4 21ł Q9 ł 0 ł / ł 0 ş 0 ł
Q1 ł5 20ł Q10 ł 0 ł / ł 1 ş 1 ł
VCC ł6 741 19ł CLK ł 0 ł!/ ł X ş - ł
/OE ł7 821 18ł GND ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D1 ł8 17ł D10
D2 ł9 16ł D9
D3 ł10 15ł D8
D4 ł11 14ł D7
D5 ł12 13ł D6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74183
Dual full adder.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł CIł A ł B ş ä ł COł
ł2 13ł 2A ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
1B ł3 74 12ł 2B ł 0 ł 0 ł 0 ş 0 ł 0 ł
1CI ł4 183 11ł 2CI ł 0 ł 0 ł 1 ş 1 ł 0 ł
1CO ł5 10ł 2CO ł 0 ł 1 ł 0 ş 1 ł 0 ł
1ä ł6 9ł ł 0 ł 1 ł 1 ş 0 ł 1 ł
GND ł7 8ł 2ä ł 1 ł 0 ł 0 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 1 ş 0 ł 1 ł
ł 1 ł 1 ł 0 ş 0 ł 1 ł
ł 1 ł 1 ł 1 ş 1 ł 1 ł
ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
741832
Hex 2-input OR gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
5B ł1 ŔÄÄŮ 20ł 5A ł A ł B ş Y ł Y = A+B
6Y ł2 19ł 5Y ĆÍÍÍŘÍÍÍÎÍÍ͵
6A ł3 18ł 4B ł 0 ł 0 ş 0 ł
6B ł4 17ł 4A ł 0 ł 1 ş 1 ł
VCC ł5 741 16ł 4Y ł 1 ł 0 ş 1 ł
1A ł6 832 15ł GND ł 1 ł 1 ş 1 ł
1B ł7 14ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
1Y ł8 13ł 3B
2A ł9 12ł 3A
2B ł10 11ł 2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7419
Hex inverters with schmitt-trigger line-receiver inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ş/Y ł /Y = A
/1Y ł2 13ł 6A ĆÍÍÍÎÍÍ͵
2A ł3 12ł /6Y ł 0 ş 1 ł
/2Y ł4 7414 11ł 5A ł 1 ş 0 ł
3A ł5 10ł /5Y ŔÄÄÄĐÄÄÄŮ
/3Y ł6 9ł 4A
GND ł7 8ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74190
4-bit synchronous decade up/down counter with load and both carry out and
ripple clock outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P1 ł1 ŔÄÄŮ 16ł VCC
Q1 ł2 15ł P0
Q0 ł3 14ł CLK
/CLKEN ł4 74 13ł /RCLK
D//U ł5 190 12ł /RCO
Q2 ł6 11ł /LOAD
Q3 ł7 10ł P2
GND ł8 9ł P3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74191
4-bit synchronous binary up/down counter with load and both carry out and
ripple clock outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P1 ł1 ŔÄÄŮ 16ł VCC
Q1 ł2 15ł P0
Q0 ł3 14ł CLK
/CLKEN ł4 74 13ł /RCLK
D//U ł5 191 12ł /RCO
Q2 ł6 11ł /LOAD
Q3 ł7 10ł P2
GND ł8 9ł P3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74192, 40192
4-bit synchronous decade up/down counter with asynchronous load and reset,
and separate up and down clocks, carry and borrow outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P1 ł1 ŔÄÄŮ 16ł VCC
Q1 ł2 15ł P0
Q0 ł3 14ł RST
DOWN ł4 74 13ł /BORROW
UP ł5 192 12ł /CARRY
Q2 ł6 11ł /LOAD
Q3 ł7 10ł P2
GND ł8 9ł P3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74193, 40193
4-bit synchronous binary up/down counter with asynchronous load and reset,
and separate up and down clocks. Carry and borrow outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
P1 ł1 ŔÄÄŮ 16ł VCC
Q1 ł2 15ł P0
Q0 ł3 14ł RST
DOWN ł4 74 13ł /BORROW
UP ł5 193 12ł /CARRY
Q2 ł6 11ł /LOAD
Q3 ł7 10ł P2
GND ł8 9ł P3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74194
4-bit bidirectional universal shift register with asynchronous reset
and with separate shift left and shift right serial inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
D ł2 15ł Q3
P3 ł3 14ł Q2
P2 ł4 74 13ł Q1
P1 ł5 194 12ł Q0
P0 ł6 11ł CLK
L ł7 10ł S1
GND ł8 9ł S0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74195
4-bit shift register with J-/K inputs and asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
J ł2 15ł Q3
/K ł3 14ł Q2
P3 ł4 74 13ł Q1
P2 ł5 195 12ł Q0
P1 ł6 11ł /Q0
P0 ł7 10ł CLK
GND ł8 9ł SH//LD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74196
4-bit asynchronous decade counter with /2 and /5 sections, load and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/LOAD ł1 ŔÄÄŮ 14ł VCC
Q2 ł2 13ł /RST
P2 ł3 74 12ł Q3
P0 ł4 196 11ł P3
Q0 ł5 10ł P1
/CLK1 ł6 9ł Q1
GND ł7 8ł /CLK0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74197
4-bit asynchronous binary counter with /2 and /8 sections, load and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/LOAD ł1 ŔÄÄŮ 14ł VCC
Q2 ł2 13ł /RST
P2 ł3 74 12ł Q3
P0 ł4 197 11ł P3
Q0 ł5 10ł P1
/CLK1 ł6 9ł Q1
GND ł7 8ł /CLK0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74198
8-bit bidirectional universal shift register with asynchronous reset and
separate shift left and shift right serial data inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 24ł VCC
SA ł2 23ł S1
A ł3 22ł SH
QA ł4 21ł H
B ł5 20ł QH
QB ł6 74 19ł G
C ł7 198 18ł QG
QC ł8 17ł F
D ł9 16ł QF
QD ł10 15ł E
CLK ł11 14ł QE
GND ł12 13ł /RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7420
Dual 4-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş 1 ł
1C ł4 7420 11ł ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
74203
6-line inverting clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y ł1 ŔÄÄŮ 20ł 1A
2Y ł2 19ł 2A
3Y ł3 18ł 3A
GND ł4 17ł
GND ł5 74 16ł VCC
GND ł6 203 15ł VCC
GND ł7 14ł
4Y ł8 13ł 4A
5Y ł9 12ł 5A
6Y ł10 11ł 6A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74204
6-line inverting clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y ł1 ŔÄÄŮ 20ł 1A
2Y ł2 19ł 2A
3Y ł3 18ł 3A
GND ł4 17ł
GND ł5 74 16ł VCC
GND ł6 204 15ł VCC
GND ł7 14ł
4Y ł8 13ł 4A
5Y ł9 12ł 5A
6Y ł10 11ł 6A
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74208
Dual 3-state 1-line to 4-line noninverting clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y2 ł1 ŔÄÄŮ 20ł 1Y1
1Y3 ł2 19ł 1A
1Y4 ł3 18ł /1OE1
GND ł4 17ł /1OE2
GND ł5 74 16ł VCC
GND ł6 208 15ł VCC
GND ł7 14ł 2A
2Y1 ł8 13ł /2OE1
2Y2 ł9 12ł /2OE2
2Y3 ł10 11ł 2Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74209
Dual 3-state 1-line to 4-line noninverting clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y2 ł1 ŔÄÄŮ 20ł 1Y1
1Y3 ł2 19ł 1A
1Y4 ł3 18ł /1OE1
GND ł4 17ł /1OE2
GND ł5 74 16ł VCC
GND ł6 209 15ł VCC
GND ł7 14ł 2A
2Y1 ł8 13ł /2OE1
2Y2 ł9 12ł /2OE2
2Y3 ł10 11ł 2Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7421
Dual 4-input AND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş Y ł Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş 0 ł
1C ł4 7421 11ł ł 1 ł 0 ł X ł X ş 0 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 0 ł
1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 0 ł
GND ł7 8ł 2Y ł 1 ł 1 ł 1 ł 1 ş 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
7422
Dual 4-input open-collector NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş Z ł
1C ł4 7422 11ł ł 1 ł 0 ł X ł X ş Z ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş Z ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş Z ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
74221
Dual monostable multivibrators with Schmitt-trigger inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/1TR ł1 ŔÄÄŮ 16ł VCC
1TR ł2 15ł 1RCext
/1RST ł3 14ł 1Cext
/1Q ł4 74 13ł 1Q
2Q ł5 221 12ł /2Q
2Cext ł6 11ł /2RST
2RCext ł7 10ł 2TR
GND ł8 9ł /2TR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742240
Dual 4-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
/2Y4 ł3 18ł /1Y1
1A2 ł4 17ł 2A4
/2Y3 ł5 742 16ł /1Y2
1A3 ł6 240 15ł 2A3
/2Y2 ł7 14ł /1Y3
1A4 ł8 13ł 2A2
/2Y1 ł9 12ł /1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742241
Dual 4-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
One active low, one active high output enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A4 ł2 19ł 2OE
2Y1 ł3 18ł 1Y1
1A3 ł4 17ł 2A4
2Y2 ł5 742 16ł 1Y2
1A2 ł6 241 15ł 2A3
2Y3 ł7 14ł 1Y3
1A1 ł8 13ł 2A2
2Y4 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742244
Dual 4-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
2Y4 ł3 18ł 1Y1
1A2 ł4 17ł 2A4
2Y3 ł5 742 16ł 1Y2
1A3 ł6 244 15ł 2A3
2Y2 ł7 14ł 1Y3
1A4 ł8 13ł 2A2
2Y1 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742245
8-bit 3-state noninverting bus transceiver with integrated 25ę series
output resistors.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC ł/ENłDIRş A ł B ł
A0 ł2 19ł /EN ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A1 ł3 18ł B0 ł 1 ł X ş Z ł Z ł
A2 ł4 17ł B1 ł 0 ł 0 ş B ł Z ł
A3 ł5 742 16ł B2 ł 0 ł 1 ş Z ł A ł
A4 ł6 245 15ł B3 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
A5 ł7 14ł B4
A6 ł8 13ł B5
A7 ł9 12ł B6
GND ł10 11ł B7
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74237
1-of-8 noninverting decoder/demultiplexer with address latches.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł Y0
S2 ł3 14ł Y1
/LE ł4 74 13ł Y2
/EN2 ł5 237 12ł Y3
EN1 ł6 11ł Y4
Y7 ł7 10ł Y5
GND ł8 9ł Y6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74238
1-of-8 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC łEN1ł/EN2ł/EN3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y7ł
S1 ł2 15ł Y0 ĆÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
S2 ł3 14ł Y1 ł 0 ł X ł X ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
/EN3 ł4 74 13ł Y2 ł 1 ł 1 ł X ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
/EN2 ł5 238 12ł Y3 ł 1 ł 0 ł 1 ł X ł X ł X ş 0 ł 0 ł 0 ł 0 ł
EN1 ł6 11ł Y4 ł 1 ł 0 ł 0 ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
Y7 ł7 10ł Y5 ł 1 ł 0 ł 0 ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
GND ł8 9ł Y6 ł 1 ł 0 ł 0 ł . ł . ł . ş 0 ł 0 ł . ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł 0 ł 1 ł 1 ł 1 ş 0 ł 0 ł 0 ł 1 ł
ŔÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
74239
Dual 1-of-4 noninverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC ł/ENł S1ł S0ş Y0ł Y1ł Y2ł Y3ł
1S0 ł2 15ł /2EN ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
1S1 ł3 14ł 2S0 ł 1 ł X ł X ş 0 ł 0 ł 0 ł 0 ł
1Y0 ł4 74 13ł 2S1 ł 0 ł 0 ł 0 ş 1 ł 0 ł 0 ł 0 ł
1Y1 ł5 239 12ł 2Y0 ł 0 ł 0 ł 1 ş 0 ł 1 ł 0 ł 0 ł
1Y2 ł6 11ł 2Y1 ł 0 ł 1 ł 0 ş 0 ł 0 ł 1 ł 0 ł
1Y3 ł7 10ł 2Y2 ł 0 ł 1 ł 1 ş 0 ł 0 ł 0 ł 1 ł
GND ł8 9ł 2Y3 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7424
Quad 2-input NAND gates with schmitt-trigger line-receiver inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 7424 11ł /4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74240
Dual 4-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
/2Y4 ł3 18ł /1Y1
1A2 ł4 17ł 2A4
/2Y3 ł5 74 16ł /1Y2
1A3 ł6 240 15ł 2A3
/2Y2 ł7 14ł /1Y3
1A4 ł8 13ł 2A2
/2Y1 ł9 12ł /1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74241
Dual 4-bit 3-state noninverting buffer/line driver.
One active low, one active high output enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A4 ł2 19ł 2OE
2Y1 ł3 18ł 1Y1
1A3 ł4 17ł 2A4
2Y2 ł5 74 16ł 1Y2
1A2 ł6 241 15ł 2A3
2Y3 ł7 14ł 1Y3
1A1 ł8 13ł 2A2
2Y4 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742410
11-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 28ł A6
A2 ł2 27ł A7
A3 ł3 26ł A8
A4 ł4 25ł A9
A5 ł5 24ł A10
/OE1 ł6 23ł A11
VCC ł7 742 22ł GND
GND ł8 410 21ł GND
/OE2 ł9 20ł Y11
Y5 ł10 19ł Y10
Y4 ł11 18ł Y9
Y3 ł12 17ł Y8
Y2 ł13 16ł Y7
Y1 ł14 15ł Y6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742411
11-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 28ł A6
A2 ł2 27ł A7
A3 ł3 26ł A8
A4 ł4 25ł A9
A5 ł5 24ł A10
/OE1 ł6 23ł A11
VCC ł7 742 22ł GND
GND ł8 411 21ł GND
/OE2 ł9 20ł/Y11
/Y5 ł10 19ł/Y10
/Y4 ł11 18ł/Y9
/Y3 ł12 17ł/Y8
/Y2 ł13 16ł/Y7
/Y1 ł14 15ł/Y6
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74242
4-bit 3-state inverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
/GAB ł1 ŔÄÄŮ 14ł VCC
ł2 13ł GBA
A1 ł3 74 12ł
A2 ł4 242 11ł B1
A3 ł5 10ł B2
A4 ł6 9ł B3
GND ł7 8ł B4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74243
4-bit 3-state noninverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
/GAB ł1 ŔÄÄŮ 14ł VCC
ł2 13ł GBA
A1 ł3 74 12ł
A2 ł4 243 11ł B1
A3 ł5 10ł B2
A4 ł6 9ł B3
GND ł7 8ł B4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74244
Dual 4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
2Y4 ł3 18ł 1Y1
1A2 ł4 17ł 2A4
2Y3 ł5 74 16ł 1Y2
1A3 ł6 244 15ł 2A3
2Y2 ł7 14ł 1Y3
1A4 ł8 13ł 2A2
2Y1 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74245
8-bit 3-state noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC ł/ENłDIRş A ł B ł
A1 ł2 19ł /EN ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A2 ł3 18ł B1 ł 1 ł X ş Z ł Z ł
A3 ł4 17ł B2 ł 0 ł 0 ş B ł Z ł
A4 ł5 74 16ł B3 ł 0 ł 1 ş Z ł A ł
A5 ł6 245 15ł B4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74247
Open-collector BCD to 7-segment decoder/common-anode LED driver with ripple
blank input and output.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł /YF
/LT ł3 14ł /YG
/RBO ł4 74 13ł /YA
/RBI ł5 247 12ł /YB
A3 ł6 11ł /YC
A0 ł7 10ł /YD
GND ł8 9ł /YE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74248
BCD to 7-segment decoder/common-cathode LED driver with ripple blank input and
output.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł YF
/LT ł3 14ł YG
/RBO ł4 74 13ł YA
/RBI ł5 248 12ł YB
A3 ł6 11ł YC
A0 ł7 10ł YD
GND ł8 9ł YE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7425
Dual 4-input NOR gates with enable input.
ÚÄÄÄÂÄÄÂÄÄÄż __________
1A ł1 ŔÄÄŮ 14ł VCC Y = G(A+B+C+D)
1B ł2 13ł 2D
1G ł3 12ł 2C
1C ł4 7425 11ł 2G
1D ł5 10ł 2B
/1Y ł6 9ł 2A
GND ł7 8ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74251
8-to-1 line 3-state data selector/multiplexer with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A3 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł A4
A1 ł3 14ł A5
A0 ł4 74 13ł A6
Y ł5 251 12ł A7
/Y ł6 11ł S0
/EN ł7 10ł S1
GND ł8 9ł S2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7425240
Dual 4-bit 3-state inverting buffer/bus driver with integrated 25ę series
output resistors. Increased drive to drive 25ę bus.
ÚÄÄÄÂÄÄÂÄÄÄż
/1Y1 ł1 ŔÄÄŮ 24ł /1OE
GND ł2 23ł 1A1
/1Y2 ł3 22ł 1A2
/1Y3 ł4 21ł VCC
GND ł5 20ł 1A3
/1Y4 ł6 7425 19ł 1A4
/2Y1 ł7 240 18ł 2A1
GND ł8 17ł 2A2
/2Y2 ł9 16ł VCC
/2Y3 ł10 15ł 2A3
GND ł11 14ł 2A4
/2Y4 ł12 13ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7425244
Dual 4-bit 3-state noninverting buffer/bus driver with integrated 25ę series
output resistors. Increased drive to drive 25ę bus.
ÚÄÄÄÂÄÄÂÄÄÄż
1Y1 ł1 ŔÄÄŮ 24ł /1OE
GND ł2 23ł 1A1
1Y2 ł3 22ł 1A2
1Y3 ł4 21ł VCC
GND ł5 20ł 1A3
1Y4 ł6 7425 19ł 1A4
2Y1 ł7 240 18ł 2A1
GND ł8 17ł 2A2
2Y2 ł9 16ł VCC
2Y3 ł10 15ł 2A3
GND ł11 14ł 2A4
2Y4 ł12 13ł /2OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7425245
8-bit 3-state noninverting bus transceiver with integrated 25ę series
output resistors. Increased drive to drive 25ę bus.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł DIR ł/ENłDIRş A ł B ł
GND ł2 23ł B1 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A2 ł3 22ł B2 ł 1 ł X ş Z ł Z ł
A3 ł4 21ł VCC ł 0 ł 0 ş B ł Z ł
GND ł5 20ł B3 ł 0 ł 1 ş Z ł A ł
A4 ł6 7425 19ł B4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
A5 ł7 245 18ł B5
GND ł8 17ł B6
A6 ł9 16ł VCC
A7 ł10 15ł B7
GND ł11 14ł B8
A8 ł12 13ł /EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74253
8-to-2 line 3-state noninverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /2EN
1A3 ł3 14ł S0
1A2 ł4 74 13ł 2A3
1A1 ł5 253 12ł 2A2
1A0 ł6 11ł 2A1
1Y ł7 10ł 2A0
GND ł8 9ł 2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74256
2-of-8 addressable latch with reset and enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄŇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC ł/ENł/RSTş Function ł
S1 ł2 15ł /RST ĆÍÍÍŘÍÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵
1D ł3 14ł /EN ł 0 ł 0 ş 2-of-8 demultiplex ł
1Q0 ł4 74 13ł 2D ł 0 ł 1 ş addressable latch ł
1Q1 ł5 256 12ł 2Q3 ł 1 ł 0 ş reset ł
1Q2 ł6 11ł 2Q2 ł 1 ł 1 ş hold ł
1Q3 ł7 10ł 2Q1 ŔÄÄÄÁÄÄÄÄĐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
GND ł8 9ł 2Q0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7425642
8-bit open-collector inverting bus transceiver.
Enable and direction pins control output enables.
Increased drive to drive 25ę bus.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł DIR
GND ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł VCC
GND ł5 20ł B3
A4 ł6 7425 19ł B4
A5 ł7 642 18ł B5
GND ł8 17ł B6
A6 ł9 16ł VCC
A7 ł10 15ł B7
GND ł11 14ł B8
A8 ł12 13ł /OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74257, 40257
8-to-4 line 3-state noninverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 16ł VCC
1A0 ł2 15ł /EN
1A1 ł3 14ł 4A0
1Y ł4 74 13ł 4A1
2A0 ł5 257 12ł 4Y
2A1 ł6 11ł 3A0
2Y ł7 10ł 3A1
GND ł8 9ł 3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742574
8-bit 3-state D flip-flop with integrated 25ę series output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş Q ł
D1 ł2 19ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł Q3 ł 0 ł / ł 0 ş 0 ł
D4 ł5 742 16ł Q4 ł 0 ł / ł 1 ş 1 ł
D5 ł6 574 15ł Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 14ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł Q7
D8 ł9 12ł Q8
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74258
8-to-4 line 3-state inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 16ł VCC
1A0 ł2 15ł /EN
1A1 ł3 14ł 4A0
/1Y ł4 74 13ł 4A1
2A0 ł5 258 12ł /4Y
2A1 ł6 11ł 3A0
/2Y ł7 10ł 3A1
GND ł8 9ł /3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74259
1-of-8 addressable latch with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄŇÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
S0 ł1 ŔÄÄŮ 16ł VCC ł/ENł/RSTş Function ł
S1 ł2 15ł /RST ĆÍÍÍŘÍÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵
S2 ł3 14ł /EN ł 0 ł 0 ş 1-of-8 demultiplex ł
Q0 ł4 74 13ł D ł 0 ł 1 ş addressable latch ł
Q1 ł5 259 12ł Q7 ł 1 ł 0 ş reset ł
Q2 ł6 11ł Q6 ł 1 ł 1 ş hold ł
Q3 ł7 10ł Q5 ŔÄÄÄÁÄÄÄÄĐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
GND ł8 9ł Q4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7426
Quad 2-input open-collector high-voltage NAND gates.
Maximum output voltage is 15V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş Z ł
2A ł4 7426 11ł /4Y ł 0 ł 1 ş Z ł
2B ł5 10ł 3B ł 1 ł 0 ş Z ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74260
Dual 5-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ___________
1A ł1 ŔÄÄŮ 14ł VCC Y = (A+B+C+D+E)
1B ł2 13ł 2D
1E ł3 74 12ł 2C
1C ł4 260 11ł 2E
1D ł5 10ł 2B
/1Y ł6 9ł 2A
GND ł7 8ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74265
Dual buffer/inverter plus dual AND/NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 16ł VCC 1Y=1A
1Y ł2 15ł 4A
/1Y ł3 14ł 4Y 2Y=2Aú2B
2A ł4 74 13ł /4Y
2B ł5 265 12ł 3B 3Y=3Aú3B
2Y ł6 11ł 3A
/2Y ł7 10ł 3Y 4Y=4A
GND ł8 9ł /3Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74266
Quad 2-input open-collector XNOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A$B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 74 12ł 4A ł 0 ł 0 ş Z ł
2A ł4 266 11ł /4Y ł 0 ł 1 ş 0 ł
2B ł5 10ł 3B ł 1 ł 0 ş 0 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş Z ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7427
Triple 3-input NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż _____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ş/Y ł /Y = A+B+C
1B ł2 13ł 1C ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
2A ł3 12ł /1Y ł 0 ł 0 ł 0 ş 1 ł
2B ł4 7427 11ł 3C ł 0 ł 0 ł 1 ş 0 ł
2C ł5 10ł 3B ł 0 ł 1 ł X ş 0 ł
/2Y ł6 9ł 3A ł 1 ł X ł X ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74273
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/RST ł1 ŔÄÄŮ 20ł VCC ł/RSTłCLKł D ş Q ł
1Q ł2 19ł 8Q ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1D ł3 18ł 8D ł 0 ł X ł X ş 0 ł
2D ł4 17ł 7D ł 1 ł / ł 0 ş 0 ł
2Q ł5 74 16ł 7Q ł 1 ł / ł 1 ş 1 ł
3Q ł6 273 15ł 6Q ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
3D ł7 14ł 6D
4D ł8 13ł 5D
4Q ł9 12ł 5Q
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74276
Quad J-K and J-/K flip-flops with common set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 20ł VCC
1J ł2 19ł 4J
/1CLK ł3 18ł /4CLK
/1K ł4 17ł 4K
1Q ł5 74 16ł 4Q
2Q ł6 276 15ł 3Q
/2K ł7 14ł /3K
/2CLK ł8 13ł /3CLK
2J ł9 12ł 3J
GND ł10 11ł /SET
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74279
Quad /S-/R latches.
ÚÄÄÄÂÄÄÂÄÄÄż
/1R ł1 ŔÄÄŮ 16ł VCC
/1S1 ł2 15ł /4S
/1S2 ł3 14ł /4R
1Q ł4 74 13ł 4Q
/2R ł5 279 12ł /3S2
/2S ł6 11ł /3S1
2Q ł7 10ł /3R
GND ł8 9ł 3Q
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7428
Quad 2-input NOR gates with buffered outputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A+B
1A ł2 13ł /4Y ĆÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 4B ł 0 ł 0 ş 1 ł
/2Y ł4 7428 11ł 4A ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74280
9-bit odd/even parity generator/checker.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł VCC
A1 ł2 13ł A8
ł3 74 12ł A7
A2 ł4 280 11ł A6
EVEN ł5 10ł A5
ODD ł6 9ł A4
GND ł7 8ł A3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742827
10-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł Y1
A2 ł3 22ł Y2
A3 ł4 21ł Y3
A4 ł5 20ł Y4
A5 ł6 742 19ł Y5
A6 ł7 827 18ł Y6
A7 ł8 17ł Y7
A8 ł9 16ł Y8
A9 ł10 15ł Y9
A10 ł11 14ł Y10
GND ł12 13ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742828
10-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł /Y1
A2 ł3 22ł /Y2
A3 ł4 21ł /Y3
A4 ł5 20ł /Y4
A5 ł6 742 19ł /Y5
A6 ł7 828 18ł /Y6
A7 ł8 17ł /Y7
A8 ł9 16ł /Y8
A9 ł10 15ł /Y9
A10 ł11 14ł /Y10
GND ł12 13ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74283
4-bit binary full adder with fast carry.
ÚÄÄÄÂÄÄÂÄÄÄż
ä2 ł1 ŔÄÄŮ 16ł VCC ä=A+B+CIN
B2 ł2 15ł B3
A2 ł3 14ł A3
ä1 ł4 74 13ł ä3
A1 ł5 283 12ł A4
B1 ł6 11ł B4
CIN ł7 10ł ä4
GND ł8 9ł COUT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74285
4-bit binary multiplier with open-collector outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
2C ł1 ŔÄÄŮ 16ł VCC
2B ł2 15ł 2D
2A ł3 14ł /GA
1D ł4 74 13ł /GB
1A ł5 285 12ł Y0
1B ł6 11ł Y1
1C ł7 10ł Y2
GND ł8 9ł Y3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74286
9-bit odd/even parity generator/checker with bus driver parity I/O port.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 14ł VCC
A1 ł2 13ł A8
/XMIT ł3 74 12ł A7
A2 ł4 286 11ł A6
ERROR ł5 10ł A5
PI/O ł6 9ł A4
GND ł7 8ł A3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74290
4-bit asynchronous decade counter with /2 and /5 sections, set(9) and reset.
(my databook mentions 'HIGH CUNT RATES' here)
ÚÄÄÄÂÄÄÂÄÄÄż
SET1 ł1 ŔÄÄŮ 14ł VCC
ł2 13ł RST2
SET2 ł3 74 12ł RST1
Q2 ł4 290 11ł /CLK1
Q1 ł5 10ł /CLK0
ł6 9ł Q0
GND ł7 8ł Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74292
15-bit programmable frequency divider/digital timer.
Digitally programmable from 2^2 to 2^15.
ÚÄÄÄÂÄÄÂÄÄÄż
B ł1 ŔÄÄŮ 16ł VCC
E ł2 15ł C
TP1 ł3 14ł D
CLK1 ł4 74 13ł TP3
CLK2 ł5 292 12ł
TP2 ł6 11ł /RST
Q ł7 10ł A
GND ł8 9ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74293
4-bit asynchronous binary counter with /2 and /8 sections and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 14ł VCC
ł2 13ł RST2
ł3 12ł RST1
Q2 ł4 74 11ł /CLK1
Q1 ł5 293 10ł /CLK0
ł6 9ł Q0
GND ł7 8ł Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74294
15-bit programmable frequency divider/digital timer.
Digitally programmable from 2^2 to 2^15.
ÚÄÄÄÂÄÄÂÄÄÄż
B ł1 ŔÄÄŮ 16ł VCC
A ł2 15ł C
TP ł3 14ł D
CLK1 ł4 74 13ł
CLK2 ł5 294 12ł
ł6 11ł /RST
Q ł7 10ł
GND ł8 9ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74295
4-bit 3-state negative-edge-triggered shift register.
ÚÄÄÄÂÄÄÂÄÄÄż
SA ł1 ŔÄÄŮ 14ł VCC
A ł2 13ł QA
B ł3 12ł QB
C ł4 74 11ł QC
D ł5 295 10ł QD
L//SH ł6 9ł /CLK
GND ł7 8ł EN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742952
8-bit 3-state noninverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
B8 ł1 ŔÄÄŮ 24ł VCC
B7 ł2 23ł A8
B6 ł3 22ł A7
B5 ł4 21ł A6
B4 ł5 20ł A5
B3 ł6 742 19ł A4
B2 ł7 952 18ł A3
B1 ł8 17ł A2
/OEAB ł9 16ł A1
CLKAB ł10 15ł /OEBA
/CEAB ł11 14ł CLKBA
GND ł12 13ł /CEBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
742953
8-bit 3-state inverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
B8 ł1 ŔÄÄŮ 24ł VCC
B7 ł2 23ł A8
B6 ł3 22ł A7
B5 ł4 21ł A6
B4 ł5 20ł A5
B3 ł6 742 19ł A4
B2 ł7 953 18ł A3
B1 ł8 17ł A2
/OEAB ł9 16ł A1
CLKAB ł10 15ł /OEBA
/CEAB ł11 14ł CLKBA
GND ł12 13ł /CEBA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74298
8-to-4 line noninverting data selector/multiplexer with output registers.
ÚÄÄÄÂÄÄÂÄÄÄż
2A1 ł1 ŔÄÄŮ 16ł VCC
2A0 ł2 15ł 1Q
1A0 ł3 14ł 2Q
1A1 ł4 74 13ł 3Q
3A1 ł5 298 12ł 4Q
4A1 ł6 11ł CLK
4A0 ł7 10ł S
GND ł8 9ł 3A0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429818
8-bit 3-state noninverting diagnostics/pipeline register.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEY ł1 ŔÄÄŮ 24ł VCC
SRCLK ł2 23ł MODE
DQ0 ł3 22ł Y0
DQ1 ł4 21ł Y1
DQ2 ł5 20ł Y2
DQ3 ł6 7429 19ł Y3
DQ4 ł7 818 18ł Y4
DQ5 ł8 17ł Y5
DQ6 ł9 16ł Y6
DQ7 ł10 15ł Y7
SDI ł11 14ł SDO
GND ł12 13ł ORCLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429821
10-bit 3-state D flip-flop/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEłCLKł D ş Q ł
D1 ł2 23ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 21ł Q3 ł 0 ł / ł 0 ş 0 ł
D4 ł5 20ł Q4 ł 0 ł / ł 1 ş 1 ł
D5 ł6 7429 19ł Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 821 18ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
D10 ł11 14ł Q10
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429822
10-bit 3-state inverting D flip-flop/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEłCLKł D ş/Q ł
D1 ł2 23ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 21ł /Q3 ł 0 ł / ł 0 ş 1 ł
D4 ł5 20ł /Q4 ł 0 ł / ł 1 ş 0 ł
D5 ł6 7429 19ł /Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 822 18ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 17ł /Q7
D8 ł9 16ł /Q8
D9 ł10 15ł /Q9
D10 ł11 14ł /Q10
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429823
9-bit 3-state D flip-flop/bus driver with clock enable and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC
D1 ł2 23ł Q1
D2 ł3 22ł Q2
D3 ł4 21ł Q3
D4 ł5 20ł Q4
D5 ł6 7429 19ł Q5
D6 ł7 823 18ł Q6
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
/RST ł11 14ł /CLKEN
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429825
8-bit 3-state D flip-flop/bus driver with three output enables, clock enable
and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
/OE2 ł2 23ł /OE3
D1 ł3 22ł Q1
D2 ł4 21ł Q2
D3 ł5 20ł Q3
D4 ł6 7429 19ł Q4
D5 ł7 825 18ł Q5
D6 ł8 17ł Q6
D7 ł9 16ł Q7
D8 ł10 15ł Q8
/RST ł11 14ł /CLKEN
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429826
8-bit 3-state inverting D flip-flop/bus driver with three output enables,
clock enable and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
/OE2 ł2 23ł /OE3
D0 ł3 22ł /Q0
D1 ł4 21ł /Q1
D2 ł5 20ł /Q2
D3 ł6 7429 19ł /Q3
D4 ł7 826 18ł /Q4
D5 ł8 17ł /Q5
D6 ł9 16ł /Q6
D7 ł10 15ł /Q7
/RST ł11 14ł /CLKEN
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429827
10-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł Y0
A1 ł3 22ł Y1
A2 ł4 21ł Y2
A3 ł5 20ł Y3
A4 ł6 7429 19ł Y4
A5 ł7 827 18ł Y5
A6 ł8 17ł Y6
A7 ł9 16ł Y7
A8 ł10 15ł Y8
A9 ł11 14ł Y9
GND ł12 13ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429828
10-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł /Y0
A1 ł3 22ł /Y1
A2 ł4 21ł /Y2
A3 ł5 20ł /Y3
A4 ł6 7429 19ł /Y4
A5 ł7 828 18ł /Y5
A6 ł8 17ł /Y6
A7 ł9 16ł /Y7
A8 ł10 15ł /Y8
A9 ł11 14ł /Y9
GND ł12 13ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429833
8-bit 3-state noninverting bus transceiver with parity generator/checker
and parity register.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł B0
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 7429 19ł B4
A5 ł7 833 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
/ERROR ł10 15ł PAR
/CLR ł11 14ł /OEB
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429834
8-bit 3-state inverting bus transceiver with parity generator/checker
and parity register.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł B0
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 7429 19ł B4
A5 ł7 834 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
/ERROR ł10 15ł PAR
/CLR ł11 14ł /OEB
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429841
10-bit 3-state transparent latch/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEł LEł D ş Q ł
D0 ł2 23ł Q0 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 22ł Q1 ł 1 ł X ł X ş Z ł
D2 ł4 21ł Q2 ł 0 ł 0 ł X ş - ł
D3 ł5 20ł Q3 ł 0 ł 1 ł 0 ş 0 ł
D4 ł6 7429 19ł Q4 ł 0 ł 1 ł 1 ş 1 ł
D5 ł7 841 18ł Q5 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D6 ł8 17ł Q6
D7 ł9 16ł Q7
D8 ł10 15ł Q8
D9 ł11 14ł Q9
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429842
10-bit 3-state inverting transparent latch/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEł LEł D ş/Q ł
D0 ł2 23ł /Q0 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 22ł /Q1 ł 1 ł X ł X ş Z ł
D2 ł4 21ł /Q2 ł 0 ł 0 ł X ş - ł
D3 ł5 20ł /Q3 ł 0 ł 1 ł 0 ş 1 ł
D4 ł6 7429 19ł /Q4 ł 0 ł 1 ł 1 ş 0 ł
D5 ł7 842 18ł /Q5 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D6 ł8 17ł /Q6
D7 ł9 16ł /Q7
D8 ł10 15ł /Q8
D9 ł11 14ł /Q9
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429843
9-bit 3-state transparent latch/bus driver with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/RSTł/SETł/OEł LEł D ş Q ł
D0 ł2 23ł Q0 ĆÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 22ł Q1 ł 0 ł 1 ł 0 ł X ł X ş 0 ł
D2 ł4 21ł Q2 ł 1 ł 0 ł 0 ł X ł X ş 0 ł
D3 ł5 20ł Q3 ł X ł X ł 1 ł X ł X ş Z ł
D4 ł6 7429 19ł Q4 ł 1 ł 1 ł 0 ł 0 ł X ş - ł
D5 ł7 843 18ł Q5 ł 1 ł 1 ł 0 ł 1 ł 0 ş 0 ł
D6 ł8 17ł Q6 ł 1 ł 1 ł 0 ł 1 ł 1 ş 1 ł
D7 ł9 16ł Q7 ŔÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D8 ł10 15ł Q8
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429844
9-bit 3-state inverting transparent latch/bus driver with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC
D0 ł2 23ł /Q0
D1 ł3 22ł /Q1
D2 ł4 21ł /Q2
D3 ł5 20ł /Q3
D4 ł6 7429 19ł /Q4
D5 ł7 844 18ł /Q5
D6 ł8 17ł /Q6
D7 ł9 16ł /Q7
D8 ł10 15ł /Q8
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429846
8-bit 3-state inverting transparent latch/bus driver with three output
enables, set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
/OE2 ł2 23ł /OE3
D1 ł3 22ł /Q1
D2 ł4 21ł /Q2
D3 ł5 20ł /Q3
D4 ł6 7429 19ł /Q4
D5 ł7 846 18ł /Q5
D6 ł8 17ł /Q6
D7 ł9 16ł /Q7
D8 ł10 15ł /Q8
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429853
8-bit 3-state noninverting bus transceiver with parity generator/checker
and parity latch.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł B0
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 7429 19ł B4
A5 ł7 853 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
/ERROR ł10 15ł PAR
/CLR ł11 14ł /OEB
GND ł12 13ł /LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429854
8-bit 3-state inverting bus transceiver with parity generator/checker
and parity latch.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 24ł VCC
A0 ł2 23ł B0
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 7429 19ł B4
A5 ł7 853 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
/ERROR ł10 15ł PAR
/CLR ł11 14ł /OEB
GND ł12 13ł /LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429861
10-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 7429 19ł B5
A6 ł7 861 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
A10 ł11 14ł B10
GND ł12 13ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429862
10-bit 3-state inverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 7429 19ł B5
A6 ł7 862 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
A10 ł11 14ł B10
GND ł12 13ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429863
9-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 7429 19ł B5
A6 ł7 863 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
/GBA2 ł11 14ł /GAB2
GND ł12 13ł /GAB1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7429864
9-bit 3-state inverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 7429 19ł B5
A6 ł7 864 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
/GBA2 ł11 14ł /GAB2
GND ł12 13ł /GAB1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74299
8-bit 3-state bidirectional universal shift/storage register with asynchronous
reset and with separate shift left and shift right serial inputs. Multiplexed
parallel I/O.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 20ł VCC
/OE1 ł2 19ł S1
/OE2 ł3 18ł SH
PG ł4 17ł QH
PE ł5 74 16ł PH
PC ł6 299 15ł PF
PA ł7 14ł PD
QA ł8 13ł PB
/RST ł9 12ł CLK
GND ł10 11ł SA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7430
8-input NAND gate.
ÚÄÄÄÂÄÄÂÄÄÄż ________
A ł1 ŔÄÄŮ 14ł VCC /Y = ABCDEFGH
B ł2 13ł
C ł3 12ł H
D ł4 7430 11ł G
E ł5 10ł
F ł6 9ł
GND ł7 8ł /Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74303
8-line inverting/noninverting divide by 2 clock driver.
Six outputs in phase with CLK, two out of phase.
ÚÄÄÄÂÄÄÂÄÄÄż
Q3 ł1 ŔÄÄŮ 16ł Q2
Q4 ł2 15ł Q1
GND ł3 14ł /RST
GND ł4 74 13ł VCC
GND ł5 303 12ł VCC
Q5 ł6 11ł CLK
Q6 ł7 10ł /PRE
/Q7 ł8 9ł /Q8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74304
8-line noninverting divide by 2 clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
Q3 ł1 ŔÄÄŮ 16ł Q2
Q4 ł2 15ł Q1
GND ł3 14ł /RST
GND ł4 74 13ł VCC
GND ł5 304 12ł VCC
Q5 ł6 11ł CLK
Q6 ł7 10ł /PRE
Q7 ł8 9ł Q8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74305
8-line inverting/noninverting divide by 2 clock driver.
Four outputs in phase with CLK, four out of phase.
ÚÄÄÄÂÄÄÂÄÄÄż
Q3 ł1 ŔÄÄŮ 16ł Q2
Q4 ł2 15ł Q1
GND ł3 14ł /RST
GND ł4 74 13ł VCC
GND ł5 305 12ł VCC
/Q5 ł6 11ł CLK
/Q6 ł7 10ł /PRE
/Q7 ł8 9ł /Q8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74306
2-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 8ł 1Y ł A ł/OEş Y ł
1A ł2 74 7ł VCC ĆÍÍÍŘÍÍÍÎÍÍ͵
GND ł3 306 6ł 1A ł 0 ł 0 ş 0 ł
/2OE ł4 5ł 2Y ł 1 ł 0 ş 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł 1 ş Z ł
ŔÄÄÄÁÄÄÄĐÄÄÄŮ
#
7431
Hex delay elements.
Typical delays are 27.5ns (1,6), 46.5ns (2,5), 6ns (3,4).
Improved output currents IoH=-1.2mA, IoL=24mA for gates 3 and 4.
ÚÄÄÄÂÄÄÂÄÄÄż _ _____
1A ł1 ŔÄÄŮ 16ł VCC /1Y=1A /4Y=4Aú4B
/1Y ł2 15ł 6A
2A ł3 14ł /6Y 2Y=2A 5Y=5A
2Y ł4 13ł 5A _____ _
3A ł5 7431 12ł 5Y /3Y=3Aú3B /6Y=6A
3B ł6 11ł 4B
/3Y ł7 10ł 4A
GND ł8 9ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7432
Quad 2-input OR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A+B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 7432 11ł 4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
2Y ł6 9ł 3A ł 1 ł 1 ş 1 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74322
8-bit 3-state shift register with with sign extension and selectable serial
inputs. Multiplexed parallel I/O.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC
S//P ł2 19ł DS
D0 ł3 18ł /SE
PA ł4 17ł D1
PC ł5 74 16ł PB
PE ł6 322 15ł PD
PG ł7 14ł PF
/OE ł8 13ł PH
/RST ł9 12ł QH
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74323
8-bit 3-state bidirectional universal shift/storage register with reset and
with separate shift left and shift right serial inputs. Multiplexed
parallel I/O.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 20ł VCC
/OE1 ł2 19ł S1
/OE2 ł3 18ł SH
PG ł4 17ł QH
PE ł5 74 16ł PH
PC ł6 323 15ł PF
PA ł7 14ł PD
QA ł8 13ł PB
/RST ł9 12ł CLK
GND ł10 11ł SA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74328
6-line selectable phase clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 16ł 1Y1
1Y2 ł2 15ł SEL1
2Y1 ł3 14ł VCC
GND ł4 74 13ł SEL2
2Y2 ł5 328 12ł A
3Y1 ł6 11ł VCC
GND ł7 10ł SEL3
4Y1 ł8 9ł SEL4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74329
6-line selectable phase clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 16ł 1Y1
1Y2 ł2 15ł SEL1
2Y1 ł3 14ł VCC
GND ł4 74 13ł SEL2
2Y2 ł5 329 12ł A
3Y1 ł6 11ł VCC
GND ł7 10ł SEL3
4Y1 ł8 9ł SEL4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7433
Quad 2-input open-collector NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
/1Y ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A+B
1A ł2 13ł /4Y ĆÍÍÍŘÍÍÍÎÍÍ͵
1B ł3 12ł 4B ł 0 ł 0 ş Z ł
/2Y ł4 7433 11ł 4A ł 0 ł 1 ş 0 ł
2A ł5 10ł /3Y ł 1 ł 0 ş 0 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74330
Dual 1-line to 3-line noninverting clock driver and 1-line to 4-line
noninverting divide by 2 clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 24ł OEQ
Q1 ł2 23ł Q3
Q2 ł3 22ł CLKQ
GND ł4 21ł VCC
X1 ł5 20ł RST
OEX ł6 74 19ł X3
CLKX ł7 330 18ł GND
X2 ł8 17ł X4
GND ł9 16ł VCC
Y1 ł10 15ł OEY
Y2 ł11 14ł Y3
GND ł12 13ł CLKY
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
743351
10-tap noninverting delay lines (20, 50 or 100ns total delay).
ÚÄÄÄÂÄÄÂÄÄÄż
A ł1 ŔÄÄŮ 16ł VCC
ł2 15ł
ł3 14ł Y1
Y2 ł4 743 13ł Y3
Y4 ł5 351 12ł Y5
Y6 ł6 11ł Y7
Y8 ł7 10ł Y9
GND ł8 9ł Y10
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74337
8-line 3-state noninverting clock driver with divide by 2 output on 4 lines.
ÚÄÄÄÂÄÄÂÄÄÄż
Y3 ł1 ŔÄÄŮ 20ł Y2
GND ł2 19ł GND
Y4 ł3 18ł Y1
VCC ł4 17ł VCC
/OE ł5 74 16ł CLK
/RST ł6 337 15ł GND
VCC ł7 14ł VCC
Q1 ł8 13ł Q4
GND ł9 12ł GND
Q2 ł10 11ł Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74338
6-line noninverting clock driver with divide by 2 and PLL.
Four outputs toggle at the clock, one at one-half, one at double speed.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 20ł /OE
Y1 ł2 19ł VCC
GND ł3 18ł DF
Y2 ł4 17ł VCC
GND ł5 74 16ł CLKIN
GND ł6 338 15ł GND
Y3 ł7 14ł HF
GND ł8 13ł VCC
Y4 ł9 12ł /RST
GND ł10 11ł VCC
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74339
8-line 3-state noninverting clock driver with divide by 2 output on 4 lines.
ÚÄÄÄÂÄÄÂÄÄÄż
Y3 ł1 ŔÄÄŮ 20ł Y2
GND ł2 19ł GND
Y4 ł3 18ł Y1
VCC ł4 17ł VCC
/OE ł5 74 16ł CLK
/RST ł6 339 15ł GND
VCC ł7 14ł VCC
Q1 ł8 13ł Q4
GND ł9 12ł GND
Q2 ł10 11ł Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74340
8-line inverting clock driver.
ÚÄÄÄÂÄÄÂÄÄÄż
VCC ł1 ŔÄÄŮ 20ł VCC
E1 ł2 19ł Q1
E2 ł3 18ł Q2
IN ł4 17ł GND
P0 ł5 74 16ł Q3
P1 ł6 340 15ł Q4
VCC ł7 14ł GND
Q8 ł8 13ł Q5
Q7 ł9 12ł Q6
GND ł10 11ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74348
8-to-3 line 3-state inverting priority encoder with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/A4 ł1 ŔÄÄŮ 16ł VCC
/A5 ł2 15ł /EO
/A6 ł3 14ł /GS
/A7 ł4 74 13ł /A3
/EI ł5 348 12ł /A2
Y2 ł6 11ł /A1
Y1 ł7 10ł /A0
GND ł8 9ł Y0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74352
8-to-2 line inverting data selector/multiplexer with separate enables.
ÚÄÄÄÂÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /2EN
1A3 ł3 14ł S0
1A2 ł4 74 13ł 2A3
1A1 ł5 352 12ł 2A2
1A0 ł6 11ł 2A1
1Y ł7 10ł 2A0
GND ł8 9ł 2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74353
8-to-2 line 3-state inverting data selector/multiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż
/1EN ł1 ŔÄÄŮ 16ł VCC
S1 ł2 15ł /2EN
1A3 ł3 14ł S0
1A2 ł4 74 13ł 2A3
1A1 ł5 353 12ł 2A2
1A0 ł6 11ł 2A1
/1Y ł7 10ł 2A0
GND ł8 9ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74354
8-to-1 line 3-state data selector/multiplexer with address and data latches
and complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A7 ł1 ŔÄÄŮ 20ł VCC
A6 ł2 19ł Y
A5 ł3 18ł /Y
A4 ł4 17ł OE3
A3 ł5 74 16ł /OE2
A2 ł6 354 15ł /OE1
A1 ł7 14ł A0
A0 ł8 13ł A1
DLE ł9 12ł A2
GND ł10 11ł ALE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74356
8-to-1 line 3-state data selector/multiplexer with address latch and data
register and complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A7 ł1 ŔÄÄŮ 20ł VCC
A6 ł2 19ł Y
A5 ł3 18ł /Y
A4 ł4 17ł OE3
A3 ł5 74 16ł /OE2
A2 ł6 356 15ł /OE1
A1 ł7 14ł A0
A0 ł8 13ł A1
DLE ł9 12ł A2
GND ł10 11ł ALE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74365
6-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/OE1 ł1 ŔÄÄŮ 16ł VCC ł/OEł A ş Y ł
A1 ł2 15ł /OE2 ĆÍÍÍŘÍÍÍÎÍÍ͵
Y1 ł3 14ł A6 ł 1 ł X ş Z ł
A2 ł4 74 13ł Y6 ł 0 ł 0 ş 0 ł
Y2 ł5 365 12ł A5 ł 0 ł 1 ş 1 ł
A3 ł6 11ł Y5 ŔÄÄÄÁÄÄÄĐÄÄÄŮ
Y3 ł7 10ł A4
GND ł8 9ł Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74366
6-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/OE1 ł1 ŔÄÄŮ 16ł VCC ł/OEł A ş/Y ł
A1 ł2 15ł /OE2 ĆÍÍÍŘÍÍÍÎÍÍ͵
/Y1 ł3 14ł A6 ł 1 ł X ş Z ł
A2 ł4 74 13ł /Y6 ł 0 ł 0 ş 1 ł
/Y2 ł5 366 12ł A5 ł 0 ł 1 ş 0 ł
A3 ł6 11ł /Y5 ŔÄÄÄÁÄÄÄĐÄÄÄŮ
/Y3 ł7 10ł A4
GND ł8 9ł /Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74367
2/4-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 16ł VCC ł/OEł A ş Y ł
1A1 ł2 15ł /2OE ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y1 ł3 14ł 2A2 ł 1 ł X ş Z ł
1A2 ł4 74 13ł 2Y2 ł 0 ł 0 ş 0 ł
1Y2 ł5 367 12ł 2A1 ł 0 ł 1 ş 1 ł
1A3 ł6 11ł 2Y1 ŔÄÄÄÁÄÄÄĐÄÄÄŮ
1Y3 ł7 10ł 1A4
GND ł8 9ł 1Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74368
2/4-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
/1OE ł1 ŔÄÄŮ 16ł VCC ł/OEł A ş/Y ł
1A1 ł2 15ł /2OE ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y1 ł3 14ł 2A2 ł 1 ł X ş Z ł
1A2 ł4 74 13ł /2Y2 ł 0 ł 0 ş 1 ł
/1Y2 ł5 368 12ł 2A1 ł 0 ł 1 ş 0 ł
1A3 ł6 11ł /2Y1 ŔÄÄÄÁÄÄÄĐÄÄÄŮ
/1Y3 ł7 10ł 1A4
GND ł8 9ł /1Y4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7437
Quad 2-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 7437 11ł /4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74373
8-bit 3-state transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEł LEł D ş Q ł
Q1 ł2 19ł Q8 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 18ł D8 ł 1 ł X ł X ş Z ł
D2 ł4 17ł D7 ł 0 ł 0 ł X ş - ł
Q2 ł5 74 16ł Q7 ł 0 ł 1 ł 0 ş 0 ł
Q3 ł6 373 15ł Q6 ł 0 ł 1 ł 1 ş 1 ł
D3 ł7 14ł D6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D4 ł8 13ł D5
Q4 ł9 12ł Q5
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74374
8-bit 3-state D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş Q ł
Q1 ł2 19ł Q8 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 18ł D8 ł 1 ł X ł X ş Z ł
D2 ł4 17ł D7 ł 0 ł / ł 0 ş 0 ł
Q2 ł5 74 16ł Q7 ł 0 ł / ł 1 ş 1 ł
Q3 ł6 374 15ł Q6 ł 0 ł!/ ł X ş - ł
D3 ł7 14ł D6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D4 ł8 13ł D5
Q4 ł9 12ł Q5
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74375
Dual 2-bit transparent latches with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
1D1 ł1 ŔÄÄŮ 16ł VCC
/1Q1 ł2 15ł 2D1
1Q1 ł3 14ł /2Q1
1LE ł4 74 13ł 2Q1
1Q2 ł5 375 12ł 2LE
/1Q2 ł6 11ł 2Q2
1D2 ł7 10ł /2Q2
GND ł8 9ł 2D2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74376
4-bit J-/K flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC ł J ł/K łCLKł/RSTş Q ł/Q ł
J1 ł2 15ł J4 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/K1 ł3 14ł /K4 ł X ł X ł X ł 0 ş 0 ł 1 ł
Q1 ł4 74 13ł Q4 ł 0 ł 0 ł / ł 1 ş 0 ł 1 ł
Q2 ł5 376 12ł Q3 ł 0 ł 1 ł / ł 1 ş - ł - ł
/K2 ł6 11ł /K3 ł 1 ł 0 ł / ł 1 ş/Q ł Q ł
J2 ł7 10ł J3 ł 1 ł 1 ł / ł 1 ş 1 ł 0 ł
GND ł8 9ł CLK ł X ł X ł!/ ł 1 ş - ł - ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
74377
8-bit D flip-flop with clock enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/CLKEN ł1 ŔÄÄŮ 20ł VCC ł/CENłCLKł D ş Q ł
Q1 ł2 19ł Q8 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 18ł D8 ł 1 ł X ł X ş - ł
D2 ł4 17ł D7 ł 0 ł / ł 0 ş 0 ł
Q2 ł5 74 16ł Q7 ł 0 ł / ł 1 ş 1 ł
Q3 ł6 377 15ł Q6 ł 0 ł!/ ł X ş - ł
D3 ł7 14ł D6 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D4 ł8 13ł D5
Q4 ł9 12ł Q5
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74378
6-bit D flip-flop with clock enable.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/CLKEN ł1 ŔÄÄŮ 16ł VCC ł/CENłCLKł D ş Q ł
Q1 ł2 15ł Q6 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 14ł D6 ł 1 ł X ł X ş - ł
D2 ł4 74 13ł D5 ł 0 ł / ł 0 ş 0 ł
Q2 ł5 378 12ł Q5 ł 0 ł / ł 1 ş 1 ł
D3 ł6 11ł D4 ł 0 ł!/ ł X ş - ł
Q3 ł7 10ł Q4 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74379
6-bit D flip-flop with clock enable and complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
/CLKEN ł1 ŔÄÄŮ 16ł VCC ł/CENłCLKł D ş Q ł/Q ł
Q1 ł2 15ł Q4 ĆÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/Q1 ł3 14ł /Q4 ł 1 ł X ł X ş - ł - ł
D1 ł4 74 13ł D4 ł 0 ł / ł 0 ş 0 ł 1 ł
D2 ł5 379 12ł D3 ł 0 ł / ł 1 ş 1 ł 0 ł
/Q2 ł6 11ł /Q3 ł 0 ł!/ ł X ş - ł - ł
Q2 ł7 10ł Q3 ŔÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7438
Quad 2-input open-collector NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 12ł 4A ł 0 ł 0 ş Z ł
2A ł4 7438 11ł /4Y ł 0 ł 1 ş Z ł
2B ł5 10ł 3B ł 1 ł 0 ş Z ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74381
4-bit 8-function arithmetic logic unit (ALU)
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 20ł VCC
B1 ł2 19ł A2
A0 ł3 18ł B2
B0 ł4 17ł A3
S0 ł5 74 16ł B3
S1 ł6 381 15ł CIN
S2 ł7 14ł /P
F0 ł8 13ł /G
F1 ł9 12ł F3
GND ł10 11ł F2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74382
4-bit 8-function arithmetic logic unit (ALU) with ripple carry and overflow
outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 20ł VCC
B1 ł2 19ł A2
A0 ł3 18ł B2
B0 ł4 17ł A3
S0 ł5 74 16ł B3
S1 ł6 382 15ł CIN
S2 ł7 14ł COUT
F0 ł8 13ł OVR
F1 ł9 12ł F3
GND ł10 11ł F2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74385
Quad serial adder/subtractor.
Contains four independent adder/subtractor elements with common clock and
carry reset.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK ł1 ŔÄÄŮ 20ł VCC
1ä ł2 19ł 4ä
1S//A ł3 18ł 4S//A
1B ł4 17ł 4B
1A ł5 74 16ł 4A
2A ł6 385 15ł 3A
2B ł7 14ł 3B
2S//A ł8 13ł 3S//A
2ä ł9 12ł 3ä
GND ł10 11ł RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74386
Quad 2-input XOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 74 12ł 4A ł 0 ł 0 ş 0 ł
2Y ł4 386 11ł 4Y ł 0 ł 1 ş 1 ł
2A ł5 10ł 3Y ł 1 ł 0 ş 1 ł
2B ł6 9ł 3B ł 1 ł 1 ş 0 ł
GND ł7 8ł 3A ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74390
Dual 4-bit asynchronous decade counters with separate /2 and /5 sections
and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1CLK0 ł1 ŔÄÄŮ 16ł VCC
1RST ł2 15ł /2CLK0
1Q0 ł3 14ł 2RST
/1CLK1 ł4 74 13ł 2Q0
1Q1 ł5 390 12ł /2CLK1
1Q2 ł6 11ł 2Q1
1Q3 ł7 10ł 2Q2
GND ł8 9ł 2Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74393
Dual 4-bit asynchronous binary counters with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1CLK ł1 ŔÄÄŮ 14ł VCC
1RST ł2 13ł /2CLK
1Q0 ł3 74 12ł 2RST
1Q1 ł4 393 11ł 2Q0
1Q2 ł5 10ł 2Q1
1Q3 ł6 9ł 2Q2
GND ł7 8ł 2Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74395
4-bit 3-state shift register with load and asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/RST ł1 ŔÄÄŮ 16ł VCC
SA ł2 15ł QA
A ł3 14ł QB
B ł4 74 13ł QC
C ł5 395 12ł QD
D ł6 11ł QD'
LD//S ł7 10ł CLK
GND ł8 9ł /OE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74398
8-to-4 line data selector/multiplexer with output registers and complementary
outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 20ł VCC
1Y ł2 19ł 4Y
/1Y ł3 18ł /4Y
1A0 ł4 17ł 4A0
1A1 ł5 74 16ł 4A1
2A1 ł6 398 15ł 3A1
2A0 ł7 14ł 3A0
/2Y ł8 13ł /3Y
2Y ł9 12ł 3Y
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74399
8-to-4 line inverting data selector/multiplexer with output registers.
ÚÄÄÄÂÄÄÂÄÄÄż
S ł1 ŔÄÄŮ 16ł VCC
1Y ł2 15ł 4Y
1A0 ł3 14ł 4A0
1A1 ł4 74 13ł 4A1
2A1 ł5 399 12ł 3A1
2A0 ł6 11ł 3A0
2Y ł7 10ł 3Y
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7440
Dual 4-input NAND gates with buffered output.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż ____
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ł C ł D ş/Y ł /Y = ABCD
1B ł2 13ł 2D ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
ł3 12ł 2C ł 0 ł X ł X ł X ş 1 ł
1C ł4 7440 11ł ł 1 ł 0 ł X ł X ş 1 ł
1D ł5 10ł 2B ł 1 ł 1 ł 0 ł X ş 1 ł
/1Y ł6 9ł 2A ł 1 ł 1 ł 1 ł 0 ş 1 ł
GND ł7 8ł /2Y ł 1 ł 1 ł 1 ł 1 ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
#
7442
1-of-10 inverting decoder/demultiplexer.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
/Y0 ł1 ŔÄÄŮ 16ł VCC ł S3ł S2ł S1ł S0ş/Y0ł/Y1ł...ł/Y9ł
/Y1 ł2 15ł S0 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
/Y2 ł3 14ł S1 ł 0 ł 0 ł 0 ł 0 ş 0 ł 1 ł 1 ł 1 ł
/Y3 ł4 13ł S2 ł 0 ł 0 ł 0 ł 1 ş 1 ł 0 ł 1 ł 1 ł
/Y4 ł5 7442 12ł S3 ł . ł . ł . ł . ş 1 ł 1 ł . ł 1 ł
/Y5 ł6 11ł /Y9 ł 1 ł 0 ł 0 ł 1 ş 1 ł 1 ł 1 ł 0 ł
/Y6 ł7 10ł /Y8 ł 1 ł 0 ł 1 ł X ş 1 ł 1 ł 1 ł 1 ł
GND ł8 9ł /Y7 ł 1 ł 1 ł X ł X ş 1 ł 1 ł 1 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
#
74423
Dual retriggerable monostable multivibrator with overriding reset.
Cannot be triggered via reset input.
ÚÄÄÄÂÄÄÂÄÄÄż
/1TR ł1 ŔÄÄŮ 16ł VCC
1TR ł2 15ł 1RCext
/1RST ł3 14ł 1Cext
/1Q ł4 74 13ł 1Q
2Q ł5 423 12ł /2Q
2Cext ł6 11ł /2RST
2RCext ł7 10ł 2TR
GND ł8 9ł /2TR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
744374
8-bit 3-state dual-ranking D flip flop.
Designed to prevent metastable conditions in data synchronization
applications in which setup and hold times may be violated.
ÚÄÄÄÂÄÄÂÄÄÄż
Q1 ł1 ŔÄÄŮ 20ł D1
Q2 ł2 19ł D2
Q3 ł3 18ł D3
Q4 ł4 17ł D4
GND ł5 744 16ł VCC
Q5 ł6 374 15ł D5
Q6 ł7 14ł D6
Q7 ł8 13ł D7
Q8 ł9 12ł D8
/OE ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74465
8-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE2
Y1 ł3 18ł A8
A2 ł4 17ł Y8
Y2 ł5 74 16ł A7
A3 ł6 465 15ł Y7
Y3 ł7 14ł A6
A4 ł8 13ł Y6
Y4 ł9 12ł A5
GND ł10 11ł Y5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7447
BCD to 7-segment decoder with ripple blank input and output.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 16ł VCC
A2 ł2 15ł /YF
/LT ł3 14ł /YG
/RBO ł4 13ł /YA
/RBI ł5 7447 12ł /YB
A3 ł6 11ł /YC
A0 ł7 10ł /YD
GND ł8 9ł /YE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74490
Dual 4-bit asynchronous decade counters with set(9) and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1CLK ł1 ŔÄÄŮ 16ł VCC
1RST ł2 15ł /2CLK
1QA ł3 14ł 2RST
1SET ł4 74 13ł 2Q0
1QB ł5 490 12ł 2SET
1QC ł6 11ł 2Q1
1QD ł7 10ł 2Q2
GND ł8 9ł 2Q3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7451
2-wide 2-input and 2-wide 3-input AND-NOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż _____________________
1A ł1 ŔÄÄŮ 14ł VCC /1Y = (1Aú1Bú1C)+(1Dú1Eú1F)
2A ł2 13ł 1B
2B ł3 12ł 1C _______________
2C ł4 7451 11ł 1D /2Y = (2Aú2B)+(2Cú2D)
2D ł5 10ł 1E
/2Y ł6 9ł 1F
GND ł7 8ł /1Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74519
8-bit open-collector noninverting identity comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 519 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74520
8-bit inverting identity comparator with itegrated 20kę pull-up resistors
and enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/EN ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 520 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74521
8-bit inverting identity comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 521 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74533
8-bit 3-state inverting transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEł LEł D ş Q ł
/Q1 ł2 19ł /Q8 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 18ł D8 ł 1 ł X ł X ş Z ł
D2 ł4 17ł D7 ł 0 ł 0 ł X ş - ł
/Q2 ł5 74 16ł /Q7 ł 0 ł 1 ł 0 ş 0 ł
/Q3 ł6 533 15ł /Q6 ł 0 ł 1 ł 1 ş 1 ł
D3 ł7 14ł D6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D4 ł8 13ł D5
/Q4 ł9 12ł /Q5
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74534
8-bit 3-state inverting D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş/Q ł
/Q1 ł2 19ł /Q8 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 18ł D8 ł 1 ł X ł X ş Z ł
D2 ł4 17ł D7 ł 0 ł / ł 0 ş 1 ł
/Q2 ł5 74 16ł /Q7 ł 0 ł / ł 1 ş 0 ł
/Q3 ł6 534 15ł /Q6 ł 0 ł!/ ł X ş - ł
D3 ł7 14ł D6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D4 ł8 13ł D5
/Q4 ł9 12ł /Q5
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7454
4-wide 2/3-input AND-NOR gate.
ÚÄÄÄÂÄÄÂÄÄÄż ___________________________
A ł1 ŔÄÄŮ 14ł VCC /Y = (AúB)+(CúDúE)+(FúGúH)+(JúK)
B ł2 13ł K
C ł3 12ł J
D ł4 7454 11ł H
E ł5 10ł G
/Y ł6 9ł F
GND ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74540
8-bit 3-state inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE2
A2 ł3 18ł /Y1
A3 ł4 17ł /Y2
A4 ł5 74 16ł /Y3
A5 ł6 540 15ł /Y4
A6 ł7 14ł /Y5
A7 ł8 13ł /Y6
A8 ł9 12ł /Y7
GND ł10 11ł /Y8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
745400
11-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
Y1 ł1 ŔÄÄŮ 28ł A1
Y2 ł2 27ł A2
Y3 ł3 26ł A3
Y4 ł4 25ł A4
Y5 ł5 24ł A5
Y6 ł6 23ł A6
GND ł7 74 22ł VCC
GND ł8 5400 21ł VCC
Y7 ł9 20ł A7
Y8 ł10 19ł A8
Y9 ł11 18ł A9
Y10 ł12 17ł A10
Y11 ł13 16ł A11
/OE1 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
745401
11-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/Y1 ł1 ŔÄÄŮ 28ł A1
/Y2 ł2 27ł A2
/Y3 ł3 26ł A3
/Y4 ł4 25ł A4
/Y5 ł5 24ł A5
/Y6 ł6 23ł A6
GND ł7 74 22ł VCC
GND ł8 5401 21ł VCC
/Y7 ł9 20ł A7
/Y8 ł10 19ł A8
/Y9 ł11 18ł A9
/Y10 ł12 17ł A10
/Y11 ł13 16ł A11
/OE1 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
745402
12-bit 3-state noninverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
Y1 ł1 ŔÄÄŮ 28ł A1
Y2 ł2 27ł A2
Y3 ł3 26ł A3
Y4 ł4 25ł A4
Y5 ł5 24ł A5
Y6 ł6 23ł A6
GND ł7 74 22ł A7
Y7 ł8 5402 21ł VCC
Y8 ł9 20ł A8
Y9 ł10 19ł A9
Y10 ł11 18ł A10
Y11 ł12 17ł A11
Y12 ł13 16ł A12
/OE1 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
745403
12-bit 3-state inverting buffer/MOS driver with integrated 25ę series
output resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/Y1 ł1 ŔÄÄŮ 28ł A1
/Y2 ł2 27ł A2
/Y3 ł3 26ł A3
/Y4 ł4 25ł A4
/Y5 ł5 24ł A5
/Y6 ł6 23ł A6
GND ł7 74 22ł A7
/Y7 ł8 5402 21ł VCC
/Y8 ł9 20ł A8
/Y9 ł10 19ł A9
/Y10 ł11 18ł A10
/Y11 ł12 17ł A11
/Y12 ł13 16ł A12
/OE1 ł14 15ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74541
8-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE2
A2 ł3 18ł Y1
A3 ł4 17ł Y2
A4 ł5 74 16ł Y3
A5 ł6 541 15ł Y4
A6 ł7 14ł Y5
A7 ł8 13ł Y6
A8 ł9 12ł Y7
GND ł10 11ł Y8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74543
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/LEBA ł1 ŔÄÄŮ 24ł VCC
/GBA ł2 23ł /CEBA
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 74 19ł B4
A5 ł7 543 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
A8 ł10 15ł B8
/CEAB ł11 14ł /LEAB
GND ł12 13ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74544
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/LEBA ł1 ŔÄÄŮ 24ł VCC
/GBA ł2 23ł /CEBA
A1 ł3 22ł B1
A2 ł4 21ł B2
A3 ł5 20ł B3
A4 ł6 74 19ł B4
A5 ł7 544 18ł B5
A6 ł8 17ł B6
A7 ł9 16ł B7
A8 ł10 15ł B8
/CEAB ł11 14ł /LEAB
GND ł12 13ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7455
2-wide 4-input AND-NOR gate.
ÚÄÄÄÂÄÄÂÄÄÄż ___________________
A ł1 ŔÄÄŮ 14ł VCC /Y = (AúBúCúD)+(EúFúGúH)
B ł2 13ł H
C ł3 12ł G
D ł4 7455 11ł F
ł5 10ł E
ł6 9ł
GND ł7 8ł /Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7456
Frequency divider.
Can generate one second timing pulses from 50 Hz.
Two '56 devices may be interconnected to give frequency division of 2500 to 1,
625 to 1, 100 to 1, etc.
Features a reset pin that is common to all three counters.
ÚÄÄÄÂÄÄÂÄÄÄż
CLKB ł1 ŔÄÄŮ 8ł QC
VCC ł2 7ł QB
QA ł3 7456 6ł RST
GND ł4 5ł CLKA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74561
4-bit 3-state synchronous binary counter with sync/async load, sync/async
reset, and ripple/clocked carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
/ALD ł1 ŔÄÄŮ 20ł VCC
CLK ł2 19ł RCO
P0 ł3 18ł CCO
P1 ł4 17ł /OE
P2 ł5 74 16ł Q0
P3 ł6 561 15ł Q1
ENP ł7 14ł Q2
/ARST ł8 13ł Q3
/SRST ł9 12ł ENT
GND ł10 11ł /SLD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74563
8-bit 3-state inverting transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEł LEł D ş/Q ł
D1 ł2 19ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł /Q3 ł 0 ł 0 ł X ş - ł
D4 ł5 74 16ł /Q4 ł 0 ł 1 ł 0 ş 1 ł
D5 ł6 563 15ł /Q5 ł 0 ł 1 ł 1 ş 0 ł
D6 ł7 14ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł /Q7
D8 ł9 12ł /Q8
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74564
8-bit 3-state inverting D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş/Q ł
D1 ł2 19ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł /Q3 ł 0 ł / ł 0 ş 1 ł
D4 ł5 74 16ł /Q4 ł 0 ł / ł 1 ş 0 ł
D5 ł6 564 15ł /Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 14ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł /Q7
D8 ł9 12ł /Q8
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74568
4-bit 3-state synchronous decade up/down counter with load, sync/async reset,
and ripple/clocked carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 20ł VCC
CLK ł2 19ł /RCO
P0 ł3 18ł /CCO
P1 ł4 17ł /OE
P2 ł5 74 16ł Q0
P3 ł6 568 15ł Q1
/ENP ł7 14ł Q2
/ARST ł8 13ł Q3
/SRST ł9 12ł /ENT
GND ł10 11ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74569
4-bit 3-state synchronous binary up/down counter with load, sync/async reset,
and ripple/clocked carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 20ł VCC
CLK ł2 19ł /RCO
P0 ł3 18ł /CCO
P1 ł4 17ł /OE
P2 ł5 74 16ł Q0
P3 ł6 569 15ł Q1
/ENP ł7 14ł Q2
/ARST ł8 13ł Q3
/SRST ł9 12ł /ENT
GND ł10 11ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7457
Frequency divider.
Can generate one second timing pulses from 60 Hz.
Two '57 devices may be interconnected to give frequency division of 3600 to 1,
1800 to 1, 900 to 1, etc.
Features a reset pin that is common to all three counters.
ÚÄÄÄÂÄÄÂÄÄÄż
CLKB ł1 ŔÄÄŮ 8ł QC
VCC ł2 7ł QB
QA ł3 7457 6ł RST
GND ł4 5ł CLKA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74573
8-bit 3-state transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEł LEł D ş/Q ł
D1 ł2 19ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł Q3 ł 0 ł 0 ł X ş - ł
D4 ł5 74 16ł Q4 ł 0 ł 1 ł 0 ş 0 ł
D5 ł6 573 15ł Q5 ł 0 ł 1 ł 1 ş 1 ł
D6 ł7 14ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł Q7
D8 ł9 12ł Q8
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74574
8-bit 3-state D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş Q ł
D1 ł2 19ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł Q3 ł 0 ł / ł 0 ş 0 ł
D4 ł5 74 16ł Q4 ł 0 ł / ł 1 ş 1 ł
D5 ł6 574 15ł Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 14ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł Q7
D8 ł9 12ł Q8
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74575
8-bit 3-state D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/RST ł1 ŔÄÄŮ 24ł VCC ł/RSTł/OEłCLKł D ş Q ł
/OE ł2 23ł ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 22ł Q1 ł 0 ł 1 ł X ł X ş Z ł
D2 ł4 21ł Q2 ł X ł 0 ł X ł X ş 0 ł
D3 ł5 20ł Q3 ł 1 ł 0 ł / ł 0 ş 0 ł
D4 ł6 74 19ł Q4 ł 1 ł 0 ł / ł 1 ş 1 ł
D5 ł7 575 18ł Q5 ł 1 ł 0 ł!/ ł X ş - ł
D6 ł8 17ł Q6 ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł9 16ł Q7
D8 ł10 15ł Q8
ł11 14ł CLK
GND ł12 13ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74576
8-bit 3-state inverting D flip-flop.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEłCLKł D ş/Q ł
D1 ł2 19ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł /Q3 ł 0 ł / ł 0 ş 1 ł
D4 ł5 74 16ł /Q4 ł 0 ł / ł 1 ş 0 ł
D5 ł6 576 15ł /Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 14ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł /Q7
D8 ł9 12ł /Q8
GND ł10 11ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74577
8-bit 3-state inverting D flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/RST ł1 ŔÄÄŮ 24ł VCC ł/RSTł/OEłCLKł D ş/Q ł
/OE ł2 23ł ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D1 ł3 22ł /Q1 ł 0 ł 1 ł X ł X ş Z ł
D2 ł4 21ł /Q2 ł X ł 0 ł X ł X ş 1 ł
D3 ł5 20ł /Q3 ł 1 ł 0 ł / ł 0 ş 1 ł
D4 ł6 74 19ł /Q4 ł 1 ł 0 ł / ł 1 ş 0 ł
D5 ł7 577 18ł /Q5 ł 1 ł 0 ł!/ ł X ş - ł
D6 ł8 17ł /Q6 ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł9 16ł /Q7
D8 ł10 15ł /Q8
ł11 14ł CLK
GND ł12 13ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7458
2-wide 2-input and 2-wide 3-input AND-OR gates.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC 1Y = (1Aú1Bú1C)+(1Dú1Eú1F)
2A ł2 13ł 1B
2B ł3 12ł 1C
2C ł4 7458 11ł 1D 2Y = (2Aú2B)+(2Cú2D)
2D ł5 10ł 1E
2Y ł6 9ł 1F
GND ł7 8ł 1Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74580
8-bit 3-state inverting transparent latch.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 20ł VCC ł/OEł LEł D ş/Q ł
D1 ł2 19ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 18ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 17ł /Q3 ł 0 ł 0 ł X ş - ł
D4 ł5 74 16ł /Q4 ł 0 ł 1 ł 0 ş 1 ł
D5 ł6 580 15ł /Q5 ł 0 ł 1 ł 1 ş 0 ł
D6 ł7 14ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 13ł /Q7
D8 ł9 12ł /Q8
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74589
8-bit 3-state parallel-in serial-out shift register with input registers.
Independent clocks for shift and storage registers.
ÚÄÄÄÂÄÄÂÄÄÄż
B ł1 ŔÄÄŮ 16ł VCC
C ł2 15ł A
D ł3 14ł SA
E ł4 74 13ł /SLD
F ł5 589 12ł RCLK
G ł6 11ł SCLK
H ł7 10ł /OE
GND ł8 9ł QH
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74590
8-bit 3-state synchronous binary counter with reset and output registers.
Separate clocks for both counter and storage register, ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
Q1 ł1 ŔÄÄŮ 16ł VCC
Q2 ł2 15ł Q0
Q3 ł3 14ł /OE
Q4 ł4 74 13ł RCLK
Q5 ł5 590 12ł /CLKEN
Q6 ł6 11ł CCLK
Q7 ł7 10ł /CRST
GND ł8 9ł /RCO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74592
8-bit synchronous binary counter with input registers.
Separate clocks for counter and input register. Counter outputs only
internally connected but ripple carry and clock outputs available.
ÚÄÄÄÂÄÄÂÄÄÄż
P1 ł1 ŔÄÄŮ 16ł VCC
P2 ł2 15ł P0
P3 ł3 14ł /CLOAD
P4 ł4 74 13ł RCLK
P5 ł5 592 12ł /CLKEN
P6 ł6 11ł CCLK
P7 ł7 10ł /CRST
GND ł8 9ł /RCO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74593
8-bit 3-state synchronous binary counter with input registers and ripple
carry and clock outputs. Separate clocks for counter and input registers.
ÚÄÄÄÂÄÄÂÄÄÄż
P0 ł1 ŔÄÄŮ 20ł VCC
P1 ł2 19ł OE
P2 ł3 18ł /OE
P3 ł4 17ł /RCLKEN
P4 ł5 74 16ł RCLK
P5 ł6 593 15ł CLKEN
P6 ł7 14ł /CLKEN
P7 ł8 13ł CCLK
/CLD ł9 12ł /CRST
GND ł10 11ł /RCO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74594
8-bit serial-in parallel-out shift register with output registers and
asynchronous reset. Independent clocks and resets for shift and
storage registers.
ÚÄÄÄÂÄÄÂÄÄÄż
QB ł1 ŔÄÄŮ 16ł VCC
QC ł2 15ł QA
QD ł3 14ł SA
QE ł4 74 13ł /RRST
QF ł5 594 12ł RCLK
QG ł6 11ł SCLK
QH ł7 10ł /SRST
GND ł8 9ł QH'
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74595
8-bit 3-state serial-in parallel-out shift register with output registers and
asynchronous reset. Independent clocks for shift and storage registers.
ÚÄÄÄÂÄÄÂÄÄÄż
QB ł1 ŔÄÄŮ 16ł VCC
QC ł2 15ł QA
QD ł3 14ł SA
QE ł4 74 13ł /OE
QF ł5 595 12ł RCLK
QG ł6 11ł SCLK
QH ł7 10ł /SRST
GND ł8 9ł QH'
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74596
8-bit open-collector serial-in parallel-out shift register with output
registers and asynchronous reset. Independent clocks for shift and storage
registers.
ÚÄÄÄÂÄÄÂÄÄÄż
QB ł1 ŔÄÄŮ 16ł VCC
QC ł2 15ł QA
QD ł3 14ł SA
QE ł4 74 13ł /OE
QF ł5 595 12ł RCLK
QG ł6 11ł SCLK
QH ł7 10ł /SRST
GND ł8 9ł QH'
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74597
8-bit parallel-in serial-out shift register with input registers and
asynchronous reset. Independent clocks for shift and storage registers.
ÚÄÄÄÂÄÄÂÄÄÄż
B ł1 ŔÄÄŮ 16ł VCC
C ł2 15ł A
D ł3 14ł SA
E ł4 74 13ł /SLD
F ł5 597 12ł RCLK
G ł6 11ł SCLK
H ł7 10ł /SRST
GND ł8 9ł QH'
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74598
8-bit 3-state shift register with input registers, asynchronous reset and
selectable serial input. Independent clocks for shift and storage registers.
ÚÄÄÄÂÄÄÂÄÄÄż
PA ł1 ŔÄÄŮ 20ł VCC
PB ł2 19ł DS
PC ł3 18ł SA0
PD ł4 17ł SA1
PE ł5 74 16ł /OE
PF ł6 598 15ł RCLK
PG ł7 14ł /SCE
PH ł8 13ł SCLK
/SLD ł9 12ł /SRST
GND ł10 11ł QH'
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74620
8-bit 3-state inverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
GAB ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /GBA
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 620 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74621
8-bit open-collector noninverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
GAB ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /GBA
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 621 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74623
8-bit 3-state noninverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
GAB ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /GBA
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 623 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74638
8-bit 3-state/open-collector inverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 638 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74639
8-bit 3-state/open-collector noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 639 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74640
8-bit 3-state inverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC ł/ENłDIRş A ł B ł
A1 ł2 19ł /EN ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A2 ł3 18ł B1 ł 1 ł X ş Z ł Z ł
A3 ł4 17ł B2 ł 0 ł 0 ş/B ł Z ł
A4 ł5 74 16ł B3 ł 0 ł 1 ş Z ł/A ł
A5 ł6 640 15ł B4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74641
8-bit 3-state noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 641 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74642
8-bit open-collector inverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 642 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74643
8-bit 3-state inverting/noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC ł/ENłDIRş A ł B ł
A1 ł2 19ł /EN ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
A2 ł3 18ł B1 ł 1 ł X ş Z ł Z ł
A3 ł4 17ł B2 ł 0 ł 0 ş B ł Z ł
A4 ł5 74 16ł B3 ł 0 ł 1 ş Z ł/A ł
A5 ł6 643 15ł B4 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74645
8-bit 3-state noninverting bus transceiver.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 20ł VCC
A1 ł2 19ł /OE
A2 ł3 18ł B1
A3 ł4 17ł B2
A4 ł5 74 16ł B3
A5 ł6 642 15ł B4
A6 ł7 14ł B5
A7 ł8 13ł B6
A8 ł9 12ł B7
GND ł10 11ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74646
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
DIR ł3 22ł SBA
A1 ł4 21ł /OE
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 646 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74648
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
DIR ł3 22ł SBA
A1 ł4 21ł /OE
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 648 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74651
8-bit 3-state inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
GAB ł3 22ł SBA
A1 ł4 21ł /GBA
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 651 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74652
8-bit 3-state noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
GAB ł3 22ł SBA
A1 ł4 21ł /GBA
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 652 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74653
8-bit 3-state/open-collector inverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
GAB ł3 22ł SBA
A1 ł4 21ł /GBA
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 653 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74654
8-bit 3-state/open-collector noninverting registered transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
CAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł CBA
GAB ł3 22ł SBA
A1 ł4 21ł /GBA
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 654 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74657
8-bit 3-state noninverting bus transceiver with parity generator/checker.
Enable and direction pins control output enables.
ÚÄÄÄÂÄÄÂÄÄÄż
DIR ł1 ŔÄÄŮ 24ł /OE
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 74 19ł GND
VCC ł7 657 18ł GND
A6 ł8 17ł B5
A7 ł9 16ł B6
A8 ł10 15ł B7
O//E ł11 14ł B8
/ERROR ł12 13ł PAR
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74666
8-bit 3-state transparent latch with readback, set and reset.
(The Number of the Beast).
ÚÄÄÄÂÄÄÂÄÄÄż
/OERB ł1 ŔÄÄŮ 24ł VCC
/OE1 ł2 23ł /OE2
D1 ł3 22ł Q1
D2 ł4 21ł Q2
D3 ł5 20ł Q3
D4 ł6 74 19ł Q4
D5 ł7 666 18ł Q5
D6 ł8 17ł Q6
D7 ł9 16ł Q7
D8 ł10 15ł Q8
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74669
4-bit synchronous binary up/down counter with load and ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 16ł VCC
CLK ł2 15ł /RCO
P0 ł3 14ł Q0
P1 ł4 74 13ł Q1
P2 ł5 169 12ł Q2
P3 ł6 11ł Q3
/ENP ł7 10ł /ENT
GND ł8 9ł /LOAD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74670
4x4-bit 3-state dual-port register file.
ÚÄÄÄÂÄÄÂÄÄÄż
D2 ł1 ŔÄÄŮ 16ł VCC
D3 ł2 15ł D1
D4 ł3 14ł WA0
RA1 ł4 74 13ł WA1
RA0 ł5 670 12ł /WR
Q4 ł6 11ł /RD
Q3 ł7 10ł Q1
GND ł8 9ł Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74673
16-bit serial-in parallel-out shift register with output storage registers
and asynchronous reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/CS ł1 ŔÄÄŮ 24ł VCC
SCLK ł2 23ł Y15
R//W ł3 22ł Y14
/STCL ł4 21ł Y13
M/SCL ł5 20ł Y12
S/Q15 ł6 74 19ł Y11
Y0 ł7 673 18ł Y10
Y1 ł8 17ł Y9
Y2 ł9 16ł Y8
Y3 ł10 15ł Y7
Y4 ł11 14ł Y6
GND ł12 13ł Y5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74674
16-bit parallel-in serial-out shift register.
ÚÄÄÄÂÄÄÂÄÄÄż
/CS ł1 ŔÄÄŮ 24ł VCC
SCLK ł2 23ł Y15
R//W ł3 22ł Y14
ł4 21ł Y13
MODE ł5 20ł Y12
S/Q15 ł6 74 19ł Y11
Y0 ł7 673 18ł Y10
Y1 ł8 17ł Y9
Y2 ł9 16ł Y8
Y3 ł10 15ł Y7
Y4 ł11 14ł Y6
GND ł12 13ł Y5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74677
16-bit inverting address comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
A1 ł1 ŔÄÄŮ 24ł VCC
A2 ł2 23ł /EN
A3 ł3 22ł Y
A4 ł4 21ł P3
A5 ł5 20ł P2
A6 ł6 74 19ł P1
A7 ł7 677 18ł P0
A8 ł8 17ł A16
A9 ł9 16ł A15
A10 ł10 15ł A14
A11 ł11 14ł A13
GND ł12 13ł A12
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74682
8-bit inverting magnitude comparator with integrated 100kę pull-up resistors.
ÚÄÄÄÂÄÄÂÄÄÄż
/A>B ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 682 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74684
8-bit inverting magnitude comparator.
ÚÄÄÄÂÄÄÂÄÄÄż
/A>B ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 684 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74686
8-bit inverting magnitude comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/A>B ł1 ŔÄÄŮ 24ł VCC
/EN1 ł2 23ł /EN2
A0 ł3 22ł /A=B
B0 ł4 21ł B7
A1 ł5 20ł A7
B1 ł6 74 19ł
ł7 686 18ł B6
A2 ł8 17ł A6
B2 ł9 16ł B5
A3 ł10 15ł A5
B3 ł11 14ł B4
GND ł12 13ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74687
8-bit open-collector inverting magnitude comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/A>B ł1 ŔÄÄŮ 24ł VCC
/EN1 ł2 23ł /EN2
A0 ł3 22ł /A=B
B0 ł4 21ł B7
A1 ł5 20ł A7
B1 ł6 74 19ł
ł7 687 18ł B6
A2 ł8 17ł A6
B2 ł9 16ł B5
A3 ł10 15ł A5
B3 ł11 14ł B4
GND ł12 13ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74688
8-bit inverting identity comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/EN ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 688 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74689
8-bit open-collector inverting identity comparator with enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/EN ł1 ŔÄÄŮ 20ł VCC
A0 ł2 19ł A=B
B0 ł3 18ł B7
A1 ł4 17ł A7
B1 ł5 74 16ł B6
A2 ł6 689 15ł A6
B2 ł7 14ł B5
A3 ł8 13ł A5
B3 ł9 12ł B4
GND ł10 11ł A4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74691
4-bit 3-state synchronous binary counter with output registers, asynchronous
reset and ripple carry output. Multiplexed register/counter outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/CRST ł1 ŔÄÄŮ 20ł VCC
CCLK ł2 19ł RCO
P0 ł3 18ł Q0
P1 ł4 17ł Q1
P2 ł5 74 16ł Q2
P3 ł6 691 15ł Q3
ENP ł7 14ł ENT
/RRST ł8 13ł /LOAD
RCLK ł9 12ł /OE
GND ł10 11ł R//C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74697
4-bit 3-state synchronous binary up/down counter with output registers,
asynchronous reset and ripple carry output. Multiplexed register/counter
outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 20ł VCC
CCLK ł2 19ł RCO
P0 ł3 18ł Q0
P1 ł4 17ł Q1
P2 ł5 74 16ł Q2
P3 ł6 697 15ł Q3
ENP ł7 14ł ENT
/CRST ł8 13ł /LOAD
RCLK ł9 12ł /OE
GND ł10 11ł R//C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74699
4-bit 3-state synchronous binary up/down counter with output registers,
reset and ripple carry output. Multiplexed register/counter
outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
U//D ł1 ŔÄÄŮ 20ł VCC
CCLK ł2 19ł RCO
P0 ł3 18ł Q0
P1 ł4 17ł Q1
P2 ł5 74 16ł Q2
P3 ł6 699 15ł Q3
ENP ł7 14ł ENT
/CRST ł8 13ł /LOAD
RCLK ł9 12ł /OE
GND ł10 11ł R//C
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
747001
Quad 2-input AND gates with schmitt-trigger inputs.
0.8V typical input hysteresis at VCC=+5V.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = AB
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 747 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 001 11ł 4Y ł 0 ł 1 ş 0 ł
2B ł5 10ł 3B ł 1 ł 0 ş 0 ł
2Y ł6 9ł 3A ł 1 ł 1 ş 1 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7472
J-K flip-flop with triple ANDed J an K inputs, set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
ł1 ŔÄÄŮ 14ł VCC łJ1úJ2úJ3łK1úK2úK3łCLKł/SETł/RSTş Q ł/Q ł
/RST ł2 13ł /SET ĆÍÍÍÍÍÍÍÍŘÍÍÍÍÍÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
J1 ł3 12ł CLK ł X ł X ł X ł 0 ł 0 ş ? ł ? ł
J2 ł4 7472 11ł K3 ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
J3 ł5 10ł K2 ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
/Q ł6 9ł K1 ł 0 ł 0 ł / ł 1 ł 1 ş - ł - ł
GND ł7 8ł Q ł 0 ł 1 ł / ł 1 ł 1 ş 0 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł / ł 1 ł 1 ş 1 ł 0 ł
ł 1 ł 1 ł / ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
747266
Quad 2-input XNOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş/Y ł /Y = A$B
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 747 12ł 4A ł 0 ł 0 ş 1 ł
2A ł4 266 11ł /4Y ł 0 ł 1 ş 0 ł
2B ł5 10ł 3B ł 1 ł 0 ş 0 ł
/2Y ł6 9ł 3A ł 1 ł 1 ş 1 ł
GND ł7 8ł /3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7473
Dual negative-edge-triggered J-K flip-flop with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1CLK ł1 ŔÄÄŮ 14ł 1J ł J ł K ł/CLKł/RSTş Q ł/Q ł
/1RST ł2 13ł /1Q ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1K ł3 12ł 1Q ł X ł X ł X ł 0 ş 0 ł 1 ł
VCC ł4 7473 11ł GND ł 0 ł 0 ł \ ł 1 ş - ł - ł
/2CLK ł5 10ł 2K ł 0 ł 1 ł \ ł 1 ş 0 ł 1 ł
/2RST ł6 9ł 2Q ł 1 ł 0 ł \ ł 1 ş 1 ł 0 ł
2J ł7 8ł /2Q ł 1 ł 1 ł \ ł 1 ş/Q ł Q ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł X ł !\ ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7474
Dual D flip-flop with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/1RST ł1 ŔÄÄŮ 14ł VCC ł D łCLKł/SETł/RSTş Q ł/Q ł
1D ł2 13ł /2RST ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1CLK ł3 12ł 2D ł X ł X ł 0 ł 0 ş 1 ł 1 ł
/1SET ł4 7474 11ł 2CLK ł X ł X ł 0 ł 1 ş 1 ł 0 ł
1Q ł5 10ł /2SET ł X ł X ł 1 ł 0 ş 0 ł 1 ł
/1Q ł6 9ł 2Q ł 0 ł / ł 1 ł 1 ş 0 ł 1 ł
GND ł7 8ł /2Q ł 1 ł / ł 1 ł 1 ş 1 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
7475
Dual 2-bit transparent latches with complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
/1Q1 ł1 ŔÄÄŮ 16ł 1Q1
1D1 ł2 15ł 1Q2
1D2 ł3 14ł /1Q2
2LE ł4 13ł 1LE
VCC ł5 7475 12ł GND
2D1 ł6 11ł /2Q1
2D2 ł7 10ł 2Q1
/2Q2 ł8 9ł 2Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74756
Dual 4-bit open-collector inverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
/2Y4 ł3 18ł /1Y1
1A2 ł4 17ł 2A4
/2Y3 ł5 74 16ł /1Y2
1A3 ł6 756 15ł 2A3
/2Y2 ł7 14ł /1Y3
1A4 ł8 13ł 2A2
/2Y1 ł9 12ł /1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74757
Dual 4-bit open-collector noninverting buffer/line driver.
One active low, one active high output enable.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A4 ł2 19ł 2OE
2Y1 ł3 18ł 1Y1
1A3 ł4 17ł 2A4
2Y2 ł5 74 16ł 1Y2
1A2 ł6 757 15ł 2A3
2Y3 ł7 14ł 1Y3
1A1 ł8 13ł 2A2
2Y4 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74758
4-bit open-collector inverting bus transceiver.
Two enable pins control output enables, one active high and one active low.
ÚÄÄÄÂÄÄÂÄÄÄż
/GAB ł1 ŔÄÄŮ 14ł VCC
ł2 13ł GBA
A1 ł3 74 12ł
A2 ł4 758 11ł B1
A3 ł5 10ł B2
A4 ł6 9ł B3
GND ł7 8ł B4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7476
Dual J-K flip-flops with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
1CLK ł1 ŔÄÄŮ 16ł 1K ł J ł K łCLKł/SETł/RSTş Q ł/Q ł
/1SET ł2 15ł 1Q ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
/1RST ł3 14ł /1Q ł X ł X ł X ł 0 ł 0 ş 0 ł 0 ł
1J ł4 13ł GND ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
VCC ł5 7476 12ł K ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
2CLK ł6 11ł 2Q ł 0 ł 0 ł / ł 1 ł 1 ş - ł - ł
/2SET ł7 10ł /2Q ł 0 ł 1 ł / ł 1 ł 1 ş 0 ł 1 ł
/2RST ł8 9ł 2J ł 1 ł 0 ł / ł 1 ł 1 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 1 ł / ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł!/ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
74760
Dual 4-bit open-collector noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/1OE ł1 ŔÄÄŮ 20ł VCC
1A1 ł2 19ł /2OE
2Y4 ł3 18ł 1Y1
1A2 ł4 17ł 2A4
2Y3 ł5 74 16ł 1Y2
1A3 ł6 760 15ł 2A3
2Y2 ł7 14ł 1Y3
1A4 ł8 13ł 2A2
2Y1 ł9 12ł 1Y4
GND ł10 11ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7478
Dual negative-edge-triggered J-K flip-flops with common clock, set and
common reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄż
/CLK ł1 ŔÄÄŮ 14ł 1K ł J ł K ł/CLKł/SETł/RSTş Q ł/Q ł
/1SET ł2 13ł 1Q ĆÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍ͵
1J ł3 12ł /1Q ł X ł X ł X ł 0 ł 0 ş ? ł ? ł
VCC ł4 7478 11ł GND ł X ł X ł X ł 0 ł 1 ş 1 ł 0 ł
/RST ł5 10ł 2J ł X ł X ł X ł 1 ł 0 ş 0 ł 1 ł
/2SET ł6 9ł /2Q ł 0 ł 0 ł \ ł 1 ł 1 ş - ł - ł
2K ł7 8ł 2Q ł 0 ł 1 ł \ ł 1 ł 1 ş 0 ł 1 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł 1 ł 0 ł \ ł 1 ł 1 ş 1 ł 0 ł
ł 1 ł 1 ł \ ł 1 ł 1 ş/Q ł Q ł
ł X ł X ł !\ ł 1 ł 1 ş - ł - ł
ŔÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄŮ
#
748003
Dual 2-input NAND gates.
ÚÄÄÄÂÄÄÂÄÄÄż __
1A ł1 ŔÄÄŮ 8ł VCC /Y = AB
1B ł2 748 7ł 2B
/1Y ł3 003 6ł 2A
GND ł4 5ł /2Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74804
Hex 2-input NAND gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż __
1A ł1 ŔÄÄŮ 20ł VCC ł A ł B ş/Y ł /Y = AB
1B ł2 19ł 6B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 18ł 6A ł 0 ł 0 ş 1 ł
2A ł4 17ł /6Y ł 0 ł 1 ş 1 ł
2B ł5 74 16ł 5B ł 1 ł 0 ş 1 ł
/2Y ł6 804 15ł 5A ł 1 ł 1 ş 0 ł
3A ł7 14ł /5Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 13ł 4B
/3Y ł9 12ł 4A
GND ł10 11ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74805
Hex 2-input NOR gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż ___
1A ł1 ŔÄÄŮ 20ł VCC ł A ł B ş/Y ł /Y = A+B
1B ł2 19ł 6B ĆÍÍÍŘÍÍÍÎÍÍ͵
/1Y ł3 18ł 6A ł 0 ł 0 ş 1 ł
2A ł4 17ł /6Y ł 0 ł 1 ş 0 ł
2B ł5 74 16ł 5B ł 1 ł 0 ş 0 ł
/2Y ł6 805 15ł 5A ł 1 ł 1 ş 0 ł
3A ł7 14ł /5Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 13ł 4B
/3Y ł9 12ł 4A
GND ł10 11ł /4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74808
Hex 2-input AND gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 20ł VCC ł A ł B ş Y ł Y = AB
1B ł2 19ł 6B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 18ł 6A ł 0 ł 0 ş 0 ł
2A ł4 17ł 6Y ł 0 ł 1 ş 0 ł
2B ł5 74 16ł 5B ł 1 ł 0 ş 0 ł
2Y ł6 808 15ł 5A ł 1 ł 1 ş 1 ł
3A ł7 14ł 5Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 13ł 4B
3Y ł9 12ł 4A
GND ł10 11ł 4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74821
10-bit 3-state D flip-flop/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEłCLKł D ş Q ł
D1 ł2 23ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 21ł Q3 ł 0 ł / ł 0 ş 0 ł
D4 ł5 20ł Q4 ł 0 ł / ł 1 ş 1 ł
D5 ł6 74 19ł Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 821 18ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
D10 ł11 14ł Q10
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74822
10-bit 3-state inverting D flip-flop/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEłCLKł D ş/Q ł
D1 ł2 23ł /Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł /Q2 ł 1 ł X ł X ş Z ł
D3 ł4 21ł /Q3 ł 0 ł / ł 0 ş 1 ł
D4 ł5 20ł /Q4 ł 0 ł / ł 1 ş 0 ł
D5 ł6 74 19ł /Q5 ł 0 ł!/ ł X ş - ł
D6 ł7 822 18ł /Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 17ł /Q7
D8 ł9 16ł /Q8
D9 ł10 15ł /Q9
D10 ł11 14ł /Q10
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74823
9-bit 3-state D flip-flop/bus driver with clock enable and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC
D1 ł2 23ł Q1
D2 ł3 22ł Q2
D3 ł4 21ł Q3
D4 ł5 20ł Q4
D5 ł6 74 19ł Q5
D6 ł7 823 18ł Q6
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
/RST ł11 14ł /CLKEN
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74825
8-bit 3-state D flip-flop/bus driver with three output enables, clock enable
and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
/OE2 ł2 23ł /OE3
D1 ł3 22ł Q1
D2 ł4 21ł Q2
D3 ł5 20ł Q3
D4 ł6 74 19ł Q4
D5 ł7 825 18ł Q5
D6 ł8 17ł Q6
D7 ł9 16ł Q7
D8 ł10 15ł Q8
/RST ł11 14ł /CLKEN
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74827
10-bit 3-state noninverting buffer/line driver.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł Y1
A2 ł3 22ł Y2
A3 ł4 21ł Y3
A4 ł5 20ł Y4
A5 ł6 742 19ł Y5
A6 ł7 827 18ł Y6
A7 ł8 17ł Y7
A8 ł9 16ł Y8
A9 ł10 15ł Y9
A10 ł11 14ł Y10
GND ł12 13ł /OE2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7483
4-bit binary full adder with fast carry.
ÚÄÄÄÂÄÄÂÄÄÄż
A4 ł1 ŔÄÄŮ 16ł B4 ä=A+B+CIN
ä3 ł2 15ł ä4
A3 ł3 14ł COUT
B3 ł4 13ł CIN
VCC ł5 7483 12ł GND
ä2 ł6 11ł B1
B2 ł7 10ł A1
A2 ł8 9ł ä1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74832
Hex 2-input OR gates/line drivers.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż
1A ł1 ŔÄÄŮ 20ł VCC ł A ł B ş Y ł Y = A+B
1B ł2 19ł 6B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 18ł 6A ł 0 ł 0 ş 0 ł
2A ł4 17ł 6Y ł 0 ł 1 ş 1 ł
2B ł5 74 16ł 5B ł 1 ł 0 ş 1 ł
2Y ł6 832 15ł 5A ł 1 ł 1 ş 1 ł
3A ł7 14ł 5Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
3B ł8 13ł 4B
3Y ł9 12ł 4A
GND ł10 11ł 4Y
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74833
8-bit 3-state noninverting bus transceiver with parity generator/checker
and parity register.
ÚÄÄÄÂÄÄÂÄÄÄż
/OEA ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 74 19ł B5
A6 ł7 833 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
/ERROR ł10 15ł PAR
/CLR ł11 14ł /OEB
GND ł12 13ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74841
10-bit 3-state transparent latch/bus driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/OEł LEł D ş Q ł
D1 ł2 23ł Q1 ĆÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł Q2 ł 1 ł X ł X ş Z ł
D3 ł4 21ł Q3 ł 0 ł 0 ł X ş - ł
D4 ł5 20ł Q4 ł 0 ł 1 ł 0 ş 0 ł
D5 ł6 74 19ł Q5 ł 0 ł 1 ł 1 ş 1 ł
D6 ł7 841 18ł Q6 ŔÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
D10 ł11 14ł Q10
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74843
9-bit 3-state transparent latch/bus driver with set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/OE ł1 ŔÄÄŮ 24ł VCC ł/RSTł/SETł/OEł LEł D ş Q ł
D1 ł2 23ł Q1 ĆÍÍÍÍŘÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
D2 ł3 22ł Q2 ł 0 ł 1 ł 0 ł X ł X ş 0 ł
D3 ł4 21ł Q3 ł 1 ł 0 ł 0 ł X ł X ş 0 ł
D4 ł5 20ł Q4 ł X ł X ł 1 ł X ł X ş Z ł
D5 ł6 74 19ł Q5 ł 1 ł 1 ł 0 ł 0 ł X ş - ł
D6 ł7 843 18ł Q6 ł 1 ł 1 ł 0 ł 1 ł 0 ş 0 ł
D7 ł8 17ł Q7 ł 1 ł 1 ł 0 ł 1 ł 1 ş 1 ł
D8 ł9 16ł Q8 ŔÄÄÄÄÁÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
D9 ł10 15ł Q9
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74845
8-bit 3-state transparent latch/bus driver with three output enables,
set and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OE1 ł1 ŔÄÄŮ 24ł VCC
/OE2 ł2 23ł /OE3
D1 ł3 22ł Q1
D2 ł4 21ł Q2
D3 ł5 20ł Q3
D4 ł6 74 19ł Q4
D5 ł7 845 18ł Q5
D6 ł8 17ł Q6
D7 ł9 16ł Q7
D8 ł10 15ł Q8
/RST ł11 14ł /SET
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7485
4-bit noninverting magnitude comparator with cascade inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
B3 ł1 ŔÄÄŮ 16ł VCC
IA<B ł2 15ł A3
IA=B ł3 14ł B2
IA>B ł4 13ł A2
OA>B ł5 7485 12ł A1
OA=B ł6 11ł B1
OA<B ł7 10ł A0
GND ł8 9ł B0
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74857
12-to-6 line inverting/noninverting data selector/multiplexer with masking
and zero detect.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 24ł VCC
1A0 ł2 23ł S1
1A1 ł3 22ł 6A0
1Y ł4 21ł 6A1
2A0 ł5 20ł 6Y
2A1 ł6 74 19ł 5A0
2Y ł7 857 18ł 5A1
3A0 ł8 17ł 5Y
3A1 ł9 16ł 4A0
3Y ł10 15ł 4A1
ZD ł11 14ł 4Y
GND ł12 13ł COMP
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7486
Quad 2-input XOR gates.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄż _ _
1A ł1 ŔÄÄŮ 14ł VCC ł A ł B ş Y ł Y = A$B = (AúB)+(AúB)
1B ł2 13ł 4B ĆÍÍÍŘÍÍÍÎÍÍ͵
1Y ł3 12ł 4A ł 0 ł 0 ş 0 ł
2A ł4 7486 11ł 4Y ł 0 ł 1 ş 1 ł
2B ł5 10ł 3B ł 1 ł 0 ş 1 ł
2Y ł6 9ł 3A ł 1 ł 1 ş 0 ł
GND ł7 8ł 3Y ŔÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74861
10-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 74 19ł B5
A6 ł7 861 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
A10 ł11 14ł B10
GND ł12 13ł /GAB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74863
9-bit 3-state noninverting bus transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
/GBA1 ł1 ŔÄÄŮ 24ł VCC
A1 ł2 23ł B1
A2 ł3 22ł B2
A3 ł4 21ł B3
A4 ł5 20ł B4
A5 ł6 74 19ł B5
A6 ł7 863 18ł B6
A7 ł8 17ł B7
A8 ł9 16ł B8
A9 ł10 15ł B9
/GBA2 ł11 14ł /GAB2
GND ł12 13ł /GAB1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74867
8-bit synchronous binary up/down counter with load, asynchronous reset and
ripple carry output.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 24ł VCC
S1 ł2 23ł /ENP
P0 ł3 22ł Q0
P1 ł4 21ł Q1
P2 ł5 20ł Q2
P3 ł6 74 19ł Q3
P4 ł7 867 18ł Q4
P5 ł8 17ł Q5
P6 ł9 16ł Q6
P7 ł10 15ł Q7
/ENT ł11 14ł CLK
GND ł12 13ł /RCO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74869
8-bit synchronous binary up/down counter with load, reset and ripple carry
output.
ÚÄÄÄÂÄÄÂÄÄÄż
S0 ł1 ŔÄÄŮ 24ł VCC
S1 ł2 23ł /ENP
P0 ł3 22ł Q0
P1 ł4 21ł Q1
P2 ł5 20ł Q2
P3 ł6 74 19ł Q3
P4 ł7 869 18ł Q4
P5 ł8 17ł Q5
P6 ł9 16ł Q6
P7 ł10 15ł Q7
/ENT ł11 14ł CLK
GND ł12 13ł /RCO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74873
Dual 4-bit 3-state transparent latch with reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/1RST ł1 ŔÄÄŮ 24ł VCC
/1OE ł2 23ł 1LE
1D1 ł3 22ł 1Q1
1D2 ł4 21ł 1Q2
1D3 ł5 20ł 1Q3
1D4 ł6 74 19ł 1Q4
2D1 ł7 873 18ł 2Q1
2D2 ł8 17ł 2Q2
2D3 ł9 16ł 2Q3
2D4 ł10 15ł 2Q4
/2OE ł11 14ł 2LE
GND ł12 13ł /2RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74874
Dual 4-bit 3-state D flip-flops with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1RST ł1 ŔÄÄŮ 24ł VCC ł/RSTł/OEłCLKł D ş Q ł
/1OE ł2 23ł 1CLK ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1D1 ł3 22ł 1Q1 ł 0 ł 1 ł X ł X ş Z ł
1D2 ł4 21ł 1Q2 ł X ł 0 ł X ł X ş 0 ł
1D3 ł5 20ł 1Q3 ł 1 ł 0 ł / ł 0 ş 0 ł
1D4 ł6 74 19ł 1Q4 ł 1 ł 0 ł / ł 1 ş 1 ł
2D1 ł7 874 18ł 2Q1 ł 1 ł 0 ł!/ ł X ş - ł
2D2 ł8 17ł 2Q2 ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
2D3 ł9 16ł 2Q3
2D4 ł10 15ł 2Q4
/2OE ł11 14ł 2CLK
GND ł12 13ł /2RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74878
Dual 4-bit 3-state D flip-flops with reset.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
/1RST ł1 ŔÄÄŮ 24ł VCC ł/RSTł/OEłCLKł D ş Q ł
/1OE ł2 23ł 1CLK ĆÍÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
1D1 ł3 22ł 1Q1 ł 0 ł 1 ł X ł X ş Z ł
1D2 ł4 21ł 1Q2 ł X ł 0 ł X ł X ş 0 ł
1D3 ł5 20ł 1Q3 ł 1 ł 0 ł / ł 0 ş 0 ł
1D4 ł6 74 19ł 1Q4 ł 1 ł 0 ł / ł 1 ş 1 ł
2D1 ł7 878 18ł 2Q1 ł 1 ł 0 ł!/ ł X ş - ł
2D2 ł8 17ł 2Q2 ŔÄÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
2D3 ł9 16ł 2Q3
2D4 ł10 15ł 2Q4
/2OE ł11 14ł 2CLK
GND ł12 13ł /2RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74881
4-bit 16-function arithmetic logic unit (ALU)
ÚÄÄÄÂÄÄÂÄÄÄż
/B0 ł1 ŔÄÄŮ 24ł VCC
/A0 ł2 23ł /A1
S3 ł3 22ł /B1
S2 ł4 21ł /A2
S1 ł5 20ł /B2
S0 ł6 74 19ł /A3
CIN ł7 881 18ł /B3
M ł8 17ł /G
/F0 ł9 16ł COUT
/F1 ł10 15ł /P
/F2 ł11 14ł A=B
GND ł12 13ł /F3
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74885
8-bit noninverting magnitude comparator with cascade inputs and latchable
A inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
L+/A ł1 ŔÄÄŮ 24ł VCC
IA<B ł2 23ł ALE
IA>B ł3 22ł A7
B7 ł4 21ł A6
B6 ł5 20ł A5
B5 ł6 74 19ł A4
B4 ł7 885 18ł A3
B3 ł8 17ł A2
B2 ł9 16ł A1
B1 ł10 15ł A0
B0 ł11 14ł OA<B
GND ł12 13ł OA>B
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74899
8-bit 3-state noninverting latchable bus transceiver with parity
generator/checker and independent latch-enable inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
O//E ł1 ŔÄÄŮ 28ł VCC
/ERRA ł2 27ł /OEAB
LEAB ł3 26ł B1
A1 ł4 25ł B2
A2 ł5 24ł B3
A3 ł6 23ł B4
A4 ł7 74 22ł B5
A5 ł8 899 21ł B6
A6 ł9 20ł B7
A7 ł10 19ł B8
A8 ł11 18ł BPAR
APAR ł12 17ł LEBA
/OEBA ł13 16ł /SEL
GND ł14 15ł /ERRB
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7490
4-bit asynchronous decade counter with /2 and /5 sections, set(9) and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/CLK1 ł1 ŔÄÄŮ 14ł /CLK0
RST1 ł2 13ł
RST2 ł3 12ł Q0
ł4 7490 11ł Q3
VCC ł5 10ł GND
SET1 ł6 9ł Q1
SET2 ł7 8ł Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7491
8-bit serial-in serial-out shift register with gated serial inputs and
complementary outputs.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 14ł /QH
ł2 13ł QH
ł3 12ł A
ł4 7491 11ł B
VCC ł5 10ł GND
ł6 9ł CLK
ł7 8ł
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7492
4-bit asynchronous divide-by-twelve counter with /2 and /6 sections and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/CLK1 ł1 ŔÄÄŮ 14ł /CLK0
ł2 13ł
ł3 12ł Q0
ł4 7492 11ł Q3
VCC ł5 10ł GND
RST1 ł6 9ł Q1
RST2 ł7 8ł Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7493
4-bit asynchronous binary counter with /2 and /8 sections and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/CLK1 ł1 ŔÄÄŮ 14ł /CLK0
RST1 ł2 13ł
RST2 ł3 12ł Q0
ł4 7493 11ł Q3
VCC ł5 10ł GND
ł6 9ł Q1
ł7 8ł Q2
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7495
4-bit shift register with separate shift and parallel-load clocks.
ÚÄÄÄÂÄÄÂÄÄÄż
SA ł1 ŔÄÄŮ 14ł VCC
A ł2 13ł QA
B ł3 12ł QB
C ł4 7495 11ł QC
D ł5 10ł QD
L//SH ł6 9ł SHCLK
GND ł7 8ł LDCLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74956
8-bit 3-state noninverting latched transceiver.
ÚÄÄÄÂÄÄÂÄÄÄż
LEAB ł1 ŔÄÄŮ 24ł VCC
SAB ł2 23ł LEBA
DIR ł3 22ł SBA
A1 ł4 21ł /OE
A2 ł5 20ł B1
A3 ł6 74 19ł B2
A4 ł7 956 18ł B3
A5 ł8 17ł B4
A6 ł9 16ł B5
A7 ł10 15ł B6
A8 ł11 14ł B7
GND ł12 13ł B8
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7496
5-bit shift register with asynchronous reset and load.
ÚÄÄÄÂÄÄÂÄÄÄż
CLK ł1 ŔÄÄŮ 16ł /RST
A ł2 15ł QA
B ł3 14ł QB
C ł4 13ł QC
VCC ł5 7496 12ł GND
D ł6 11ł QD
E ł7 10ł QE
PE ł8 9ł SA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
7497
6-bit synchronous binary rate multiplier.
Can perform fixed-rate or variable-rate frequency division.
Output frequency is equal to input frequency multiplied by the rate input M
and divided by 64.
ÚÄÄÄÂÄÄÂÄÄÄż
B1 ł1 ŔÄÄŮ 16ł VCC
B4 ł2 15ł B3
B5 ł3 14ł B2
B0 ł4 13ł RST
Z ł5 7497 12ł U/CAS
Y ł6 11ł ENin
ENout ł7 10ł STRB
GND ł8 9ł CLK
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74990
8-bit transparent latch with readback.
ÚÄÄÄÂÄÄÂÄÄÄż
/OERB ł1 ŔÄÄŮ 20ł VCC
D1 ł2 19ł Q1
D2 ł3 18ł Q2
D3 ł4 17ł Q3
D4 ł5 74 16ł Q4
D5 ł6 990 15ł Q5
D6 ł7 14ł Q6
D7 ł8 13ł Q7
D8 ł9 12ł Q8
GND ł10 11ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74992
9-bit 3-state transparent latch with readback and reset.
ÚÄÄÄÂÄÄÂÄÄÄż
/OERB ł1 ŔÄÄŮ 24ł VCC
D1 ł2 23ł Q1
D2 ł3 22ł Q2
D3 ł4 21ł Q3
D4 ł5 20ł Q4
D5 ł6 74 19ł Q5
D6 ł7 992 18ł Q6
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
/RST ł11 14ł /OE
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
74994
10-bit transparent latch with readback.
ÚÄÄÄÂÄÄÂÄÄÄż
/OERB ł1 ŔÄÄŮ 24ł VCC
D1 ł2 23ł Q1
D2 ł3 22ł Q2
D3 ł4 21ł Q3
D4 ł5 20ł Q4
D5 ł6 74 19ł Q5
D6 ł7 994 18ł Q6
D7 ł8 17ł Q7
D8 ł9 16ł Q8
D9 ł10 15ł Q9
D10 ł11 14ł Q10
GND ł12 13ł LE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
75173, LTC488
Quad RS485 line receiver.
Note the unusual ORed output enables.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÂÄÄÄÂÄÄÄŇÄÄÄż
B1 ł1 ŔÄÄŮ 16ł VCC ł A-B ł OEł/OEş Y ł
A1 ł2 15ł B4 ĆÍÍÍÍÍÍÍŘÍÍÍŘÍÍÍÎÍÍ͵
Y1 ł3 14ł A4 ł>+200mVł 1 ł X ş 1 ł
OE ł4 13ł Y4 ł>+200mVł X ł 0 ş 1 ł
Y2 ł5 75173 12ł /OE ł<-200mVł 1 ł X ş 0 ł
A2 ł6 11ł Y3 ł<-200mVł X ł 0 ş 0 ł
B2 ł7 10ł A3 ł X ł 0 ł 1 ş Z ł
GND ł8 9ł B3 ŔÄÄÄÄÄÄÄÁÄÄÄÁÄÄÄĐÄÄÄŮ
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
75174, LTC485
Quad RS485 line driver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
1A1 ł1 ŔÄÄŮ 16ł VCC ł A ł ENş Y ł/Y ł
1Y1 ł2 15ł 2A2 ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
/1Y1 ł3 14ł 2Y2 ł 0 ł 1 ş 0 ł 1 ł
1EN ł4 13ł /2Y2 ł 1 ł 1 ş 1 ł 0 ł
/1Y2 ł5 75174 12ł 2EN ł X ł 0 ş Z ł Z ł
1Y2 ł6 11ł /2Y1 ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
1A2 ł7 10ł 2Y1
GND ł8 9ł 2A1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
75175, LTC489
Quad RS485 line receiver.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÂÄÄÄŇÄÄÄż
1B1 ł1 ŔÄÄŮ 16ł VCC ł A-B ł OEş Y ł
1A1 ł2 15ł 2B2 ĆÍÍÍÍÍÍÍŘÍÍÍÎÍÍ͵
1Y1 ł3 14ł 2A2 ł>+200mVł 1 ş 1 ł
1OE ł4 13ł 2Y2 ł<-200mVł 1 ş 0 ł
1Y2 ł5 75175 12ł 2OE ł X ł 0 ş Z ł
1A2 ł6 11ł 2Y1 ŔÄÄÄÄÄÄÄÁÄÄÄĐÄÄÄŮ
1B2 ł7 10ł 2A1
GND ł8 9ł 2B1
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
75176, LTC485
RS485 line transceiver.
Receiver: Transmitter:
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÄÄÄÄÂÄÄÄŇÄÄÄż ÚÄÄÄÂÄÄÄŇÄÄÄÂÄÄÄż
Y ł1 ŔÄÄŮ 8ł VCC ł A-B ł/OEş Y ł ł D łDENş A ł B ł
/OE ł2 7ł B ĆÍÍÍÍÍÍÍŘÍÍÍÎÍÍ͵ ĆÍÍÍŘÍÍÍÎÍÍÍŘÍÍ͵
DEN ł3 75176 6ł A ł>+200mVł 0 ş 1 ł ł 0 ł 1 ş 0 ł 1 ł
D ł4 5ł GND ł<-200mVł 0 ş 0 ł ł 1 ł 1 ş 1 ł 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł 1 ş Z ł ł X ł 0 ş Z ł Z ł
ŔÄÄÄÄÄÄÄÁÄÄÄĐÄÄÄŮ ŔÄÄÄÁÄÄÄĐÄÄÄÁÄÄÄŮ
#
765
Floppy disk controller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
RST ł1 ŔÄÄŮ 40ł VCC
/RD ł2 39ł /RW SEEK
/WR ł3 38ł LCT DIR
/CE ł4 37ł FR STEP
D/S A0 ł5 36ł HDL
D0 ł6 35ł RDY
D1 ł7 34ł WP TS
D2 ł8 33ł FLT TR00
D3 ł9 32ł PS0
D4 ł10 765 31ł PS1
D5 ł11 FDC 30ł WDA
D6 ł12 29ł US0
D7 ł13 28ł US1
DRQ ł14 27ł HD
/DACK ł15 26ł MFM
TC ł16 25ł WE
IDX ł17 24ł VCO SYNC
INT ł18 23ł RDD
CLK ł19 22ł RDW
GND ł20 21ł WCLK
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
78Hxx, 78H05, 78H12, 78H15, 78H24
Fixed voltage 5A positive power supply regulator
Vin must exceed Vout by at least 3V, but may not exceed 40V.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Vin
łłł 2: GND
łłł 3: Vout
1 2 3
#
78Lxx, 78L05, 78L06, 78L07, 78L08, 78L09, 78L10, 78L12, 78L15, 78L24
Fixed voltage 100mA positive power supply regulator.
Vin must exceed Vout by at least 3V, but may not exceed 40V.
TO 92
ÖÄÄÄ·
ş đđş
Ó½ 1: Vin
łłł 2: GND
łłł 3: Vout
1 2 3
#
78Txx, 78T05, 78T12, 78T15, 78T24
Fixed voltage 3A positive power supply regulator
Vin must exceed Vout by at least 3V, but may not exceed 40V.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Vin
łłł 2: GND
łłł 3: Vout
1 2 3
#
78xx, 7805, 7806, 7807, 7808, 7809, 7810, 7812, 7815, 7824
Fixed voltage 1A positive power supply regulator.
Vin must exceed Vout by at least 3V, but may not exceed 40V.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Vin
łłł 2: GND
łłł 3: Vout
1 2 3
#
79Lxx, 79L05, 79L06, 79L07, 79L08, 79L09, 79L10, 79L12, 79L15, 79L24
Fixed voltage 100mA negative power supply regulator.
Vin must exceed Vout by at least 3V, but may not exceed -40V.
TO 92
ÖÄÄÄ·
ş đđş
Ó½ 1: GND
łłł 2: Vin
łłł 3: Vout
1 2 3
#
79xx, 7905, 7906, 7907, 7908, 7909, 7910, 7912, 7915, 7924
Fixed voltage 1A negative power supply regulator
Vin must exceed Vout by at least 3V, but may not exceed -40V.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: GND
łłł 2: Vin
łłł 3: Vout
1 2 3
#
8048, 8049, 8050, 8748, 8749, 8035, 8039, 8040 (DIP)
Intel 8048-series microcontroller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
T0 ł1 ŔÄÄŮ 40ł VCC
X1 ł2 39ł T1
X0 ł3 38ł P2.7
/RST ł4 37ł P2.6
/SS ł5 36ł P2.5
/INT ł6 35ł P2.4
EA ł7 34ł P1.7
/RD ł8 33ł P1.6
/PSEN ł9 32ł P1.5
/WR ł10 8048 31ł P1.4
ALE ł11 series 30ł P1.3
DB0 ł12 29ł P1.2
DB1 ł13 28ł P1.1
DB2 ł14 27ł P1.0
DB3 ł15 26ł VCC_RAM VPP
DB4 ł16 25ł PROG
DB5 ł17 24ł P2.3
DB6 ł18 23ł P2.2
DB7 ł19 22ł P2.1
GND ł20 21ł P2.0
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8048, 8049, 8050, 8748, 8749, 8035, 8039, 8040 (PLCC)
Intel 8048-series microcontroller.
PLCC44
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 7 /INT ł 18 DB4 ł 29 VCCRAM VPP ł 40 P2.5 ł
ł 8 EA ł 19 DB5 ł 30 P1.0 ł 41 P2.6 ł
ł 9 /RD ł 20 DB6 ł 31 P1.1 ł 42 P2.7 ł
ł 10 /PSEN ł 21 DB7 ł 32 P1.2 ł 43 T1 ł
ł 11 /WR ł 22 GND ł 33 P1.3 ł 44 VCC ł
ł 12 ł 23 ł 34 ł 1 ł
ł 13 ALE ł 24 P2.0 ł 35 P1.4 ł 2 T0 ł
ł 14 DB0 ł 25 P2.1 ł 36 P1.5 ł 3 X1 ł
ł 15 DB1 ł 26 P2.2 ł 37 P1.6 ł 4 X0 ł
ł 16 DB2 ł 27 P2.3 ł 38 P1.7 ł 5 /RST ł
ł 17 DB3 ł 28 PROG ł 39 P2.4 ł 6 /SS ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8051, 8052, 8054, 8058, 8751, 8752, 8754, 8758, 8031, 8032 (DIP)
Intel 8051-series microcontroller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
T2 P1.0 ł1 ŔÄÄŮ 40ł VCC
T2EX P1.1 ł2 39ł P0.0 AD0
ECI P1.2 ł3 38ł P0.1 AD1
CEX0 P1.3 ł4 37ł P0.2 AD2
CEX1 P1.4 ł5 36ł P0.3 AD3
CEX2 P1.5 ł6 35ł P0.4 AD4
CEX3 P1.6 ł7 34ł P0.5 AD5
CEX4 P1.7 ł8 33ł P0.6 AD6
RST ł9 32ł P0.7 AD7
RxD P3.0 ł10 8051 31ł /EA VPP
TxD P3.1 ł11 series 30ł ALE /PROG
/INT0 P3.2 ł12 29ł /PSEN
/INT1 P3.3 ł13 28ł P2.7 A15
T0 P3.4 ł14 27ł P2.6 A14
T1 P3.5 ł15 26ł P2.5 A13
/WR P3.6 ł16 25ł P2.4 A12
/RD P3.7 ł17 24ł P2.3 A11
X0 ł18 23ł P2.2 A10
X1 ł19 22ł P2.1 A9
GND ł20 21ł P2.0 A8
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8051, 8052, 8054, 8058, 8751, 8752, 8754, 8758, 8031, 8032 (PLCC)
Intel 8051-series microcontroller.
The 8x54 and 8x58 have an extra GND pin.
PLCC44
ÚÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÂÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄż
ł 7 P1.5 CEX2 ł 18 P3.6 /WR ł 29 P2.5 A13 ł 40 P0.3 AD3 ł
ł 8 P1.6 CEX3 ł 19 P3.7 /RD ł 30 P2.6 A14 ł 41 P0.2 AD2 ł
ł 9 P1.7 CEX4 ł 20 X0 ł 31 P2.7 A15 ł 42 P0.1 AD1 ł
ł 10 RST ł 21 X1 ł 32 /PSEN ł 43 P0.0 AD0 ł
ł 11 P3.0 RxD ł 22 GND ł 33 ALE /PROG ł 44 VCC ł
ł 12 ł 23 ł 34 ł 1 (GND) ł
ł 13 P3.1 TxD ł 24 P2.0 A8 ł 35 /EA VPP ł 2 P1.0 T2 ł
ł 14 P3.2 /INT0 ł 25 P2.1 A9 ł 36 P0.7 AD7 ł 3 P1.1 T2EX ł
ł 15 P3.3 /INT1 ł 26 P2.2 A10 ł 37 P0.6 AD6 ł 4 P1.2 ECI ł
ł 16 P3.4 T0 ł 27 P2.3 A11 ł 38 P0.5 AD5 ł 5 P1.3 CEX0 ł
ł 17 P3.5 T1 ł 28 P2.4 A12 ł 39 P0.4 AD4 ł 6 P1.4 CEX1 ł
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÁÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8085
Intel 8085 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
X1 ł1 ŔÄÄŮ 40ł VCC
X2 ł2 39ł HOLD
RSTOUT ł3 38ł HLDA
SOD ł4 37ł CLK
SID ł5 36ł /RSTIN
TRAP ł6 35ł RDY
RST75 ł7 34ł IO//M
RST65 ł8 33ł S1
RST55 ł9 32ł /RD
INTR ł10 8085 31ł /WR
/INTA ł11 30ł ALE
AD0 ł12 29ł S0
AD1 ł13 28ł A15
AD2 ł14 27ł A14
AD3 ł15 26ł A13
AD4 ł16 25ł A12
AD5 ł17 24ł A11
AD6 ł18 23ł A10
AD7 ł19 22ł A9
GND ł20 21ł A8
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8086
Intel 8086 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
GND ł1 ŔÄÄŮ 40ł VCC
AD14 ł2 39ł AD15
AD13 ł3 38ł A16 S3
AD12 ł4 37ł A17 S4
AD11 ł5 36ł A18 S5
AD10 ł6 35ł A19 S6
AD9 ł7 34ł /BHE S7
AD8 ł8 33ł MN//MX
AD7 ł9 32ł /RD
AD6 ł10 31ł /RQ//GT0 HOLD
AD5 ł11 8086 30ł /RQ//GT1 HLDA
AD4 ł12 29ł /LOCK /WR
AD3 ł13 28ł /S2 M//IO
AD2 ł14 27ł /S1 DT//R
AD1 ł15 26ł /S0 /DEN
AD0 ł16 25ł QS0 ALE
NMI ł17 24ł QS1 /INTA
INTR ł18 23ł /TEST
CLK ł19 22ł READY
GND ł20 21ł RST
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8243
8048 Port expander.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
P5.0 ł1 ŔÄÄŮ 24ł VCC
P4.0 ł2 23ł P5.1
P4.1 ł3 22ł P5.2
P4.2 ł4 21ł P5.3
P4.3 ł5 20ł P6.0
/CS ł6 19ł P6.1
PROG ł7 8243 18ł P6.2
P2.3 ł8 17ł P6.3
P2.2 ł9 16ł P7.3
P2.1 ł10 15ł P7.2
P2.0 ł11 14ł P7.1
GND ł12 13ł P7.0
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8250, 16450
Asynchronous serial interface controller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D0 ł1 ŔÄÄŮ 40ł VCC
D1 ł2 39ł /RI
D2 ł3 38ł /DCD
D3 ł4 37ł /DSR
D4 ł5 36ł /CTS
D5 ł6 35ł MR
D6 ł7 34ł /OUT1
D7 ł8 33ł /DTR
RCLK ł9 32ł /RTS
SIN ł10 16450 31ł /OUT2
SOUT ł11 8250 30ł INTR
CS0 ł12 29ł CSOUT
CS1 ł13 28ł A0
/CS2 ł14 27ł A1
/CLKOUT ł15 26ł A2
X1 ł16 25ł /ADS
X0 ł17 24ł
/WR ł18 23ł DDIS
WR ł19 22ł RD
GND ł20 21ł /RD
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8253, 8254
Programmable interval timer/counter.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D7 ł1 ŔÄÄŮ 24ł VCC
D6 ł2 23ł /WR
D5 ł3 22ł /RD
D4 ł4 21ł /CE
D3 ł5 20ł A1
D2 ł6 8253 19ł A0
D1 ł7 8254 18ł CLK2
D0 ł8 17ł OUT2
CLK0 ł9 16ł G2
OUT0 ł10 15ł CLK1
G0 ł11 14ł G1
GND ł12 13ł OUT1
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8255
Parallel Peripheral Interface.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
PA3 ł1 ŔÄÄŮ 40ł PA4
PA2 ł2 39ł PA5
PA1 ł3 38ł PA6
PA0 ł4 37ł PA7
/RD ł5 36ł /WR
/CE ł6 35ł RST
GND ł7 34ł D0
A1 ł8 33ł D1
A0 ł9 32ł D2
PC7 ł10 8255 31ł D3
PC6 ł11 30ł D4
PC5 ł12 29ł D5
PC4 ł13 28ł D6
PC0 ł14 27ł D7
PC1 ł15 26ł VCC
PC2 ł16 25ł PB7
PC3 ł17 24ł PB6
PB0 ł18 23ł PB5
PB1 ł19 22ł PB4
PB2 ł20 21ł PB3
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8400, Z8400, Z80CPU
Zilog Z80 CPU.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A11 ł1 ŔÄÄŮ 40ł A10
A12 ł2 39ł A9
A13 ł3 38ł A8
A14 ł4 37ł A7
A15 ł5 36ł A6
CLK ł6 35ł A5
D4 ł7 34ł A4
D3 ł8 33ł A3
D5 ł9 32ł A2
D6 ł10 Z8400 31ł A1
VCC ł11 CPU 30ł A0
D2 ł12 29ł GND
D7 ł13 28ł /RFSH
D0 ł14 27ł /M1
D1 ł15 26ł /RST
/INT ł16 25ł /BUSRQ
/NMI ł17 24ł /WAIT
/HALT ł18 23ł /BUSAK
/MREQ ł19 22ł /WR
/IORQ ł20 21ł /RD
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8410, Z8410, Z80DMA
Z80 DMA controller.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
A5 ł1 ŔÄÄŮ 40ł A6
A4 ł2 39ł A7
A3 ł3 38ł IEI
A2 ł4 37ł /INT /PULSE
A1 ł5 36ł IEO
A0 ł6 35ł D0
CLK ł7 34ł D1
/WR ł8 33ł D2
/RD ł9 32ł D3
/IORQ ł10 Z8410 31ł D4
VCC ł11 DMA 30ł GND
/MREQ ł12 29ł D5
/BAO ł13 28ł D6
/BAI ł14 27ł D7
/BUSRQ ł15 26ł /M1
/CE /WAIT ł16 25ł RDY
A15 ł17 24ł A8
A14 ł18 23ł A9
A13 ł19 22ł A10
A12 ł20 21ł A11
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8420, Z8420, Z80PIO
Z80 parallel I/O.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D2 ł1 ŔÄÄŮ 40ł D3
D7 ł2 39ł D4
D6 ł3 38ł D5
/CE ł4 37ł /M1
C/D A1 ł5 36ł /IORQ
B/A A0 ł6 35ł /RD
PA7 ł7 34ł PB7
PA6 ł8 33ł PB6
PA5 ł9 32ł PB5
PA4 ł10 Z8420 31ł PB4
GND ł11 PIO 30ł PB3
PA3 ł12 29ł PB2
PA2 ł13 28ł PB1
PA1 ł14 27ł PB0
PA0 ł15 26ł VCC
/ASTB ł16 25ł CLK
/BSTB ł17 24ł IEI
ARDY ł18 23ł /INT
D0 ł19 22ł IEO
D1 ł20 21ł BRDY
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8430, Z8430
Z80 Counter-Timer Circuit.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D4 ł1 ŔÄÄŮ 28ł D3
D5 ł2 27ł D2
D6 ł3 26ł D1
D7 ł4 25ł D0
GND ł5 24ł VCC
/RD ł6 23ł CLK0 TRG0
ZC0 TO0 ł7 Z8430 22ł CLK1 TRG1
ZC1 TO1 ł8 CTC 21ł CLK2 TRG2
ZC2 TO2 ł9 20ł CLK3 TRG3
/IORQ ł10 19ł A1
IEO ł11 18ł A0
/INT ł12 17ł /RST
IEI ł13 16ł /CE
/M1 ł14 15ł CLK
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8440, 8470, Z8440, Z80SIO0, Z8470, Z80DART
Z80 dual async/sync serial I/O.
Z8470 has no synchronous capabilities.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D1 ł1 ŔÄÄŮ 40ł D0
D3 ł2 39ł D2
D5 ł3 38ł D4
D7 ł4 37ł D6
/INT ł5 36ł /IORQ
IEI ł6 35ł /CE
IEO ł7 34ł A0 B/A
/M1 ł8 33ł A1 C/D
VCC ł9 32ł /RD
/W_RDYA ł10 Z8440 31ł GND
/SYNCA ł11 SIO-0 30ł /W_RDYB
RxDA ł12 29ł /SYNCB
/RxCA ł13 28ł RxDB
/TxCA ł14 27ł /RxTxCB
TxDA ł15 26ł TxDB
/DTRA ł16 25ł /DTRB
/RTSA ł17 24ł /RTSB
/CTSA ł18 23ł /CTSB
/DCDA ł19 22ł /DCDB
CLK ł20 21ł /RST
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8441, Z8441, Z80SIO1
Z80 dual async/sync serial I/O (bonding option #1).
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D1 ł1 ŔÄÄŮ 40ł D0
D3 ł2 39ł D2
D5 ł3 38ł D4
D7 ł4 37ł D6
/INT ł5 36ł /IORQ
IEI ł6 35ł /CE
IEO ł7 34ł A0 B/A
/M1 ł8 33ł A1 C/D
VCC ł9 32ł /RD
/W_RDYA ł10 Z8441 31ł GND
/SYNCA ł11 SIO-1 30ł /W_RDYB
RxDA ł12 29ł /SYNCB
/RxCA ł13 28ł RxDB
/TxCA ł14 27ł /RxCB
TxDA ł15 26ł /TxCB
/DTRA ł16 25ł TxDB
/RTSA ł17 24ł /RTSB
/CTSA ł18 23ł /CTSB
/DCDA ł19 22ł /DCDB
CLK ł20 21ł /RST
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8442, Z8442, Z80SIO2
Z80 dual async/sync serial I/O (bonding option #2).
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D1 ł1 ŔÄÄŮ 40ł D0
D3 ł2 39ł D2
D5 ł3 38ł D4
D7 ł4 37ł D6
/INT ł5 36ł /IORQ
IEI ł6 35ł /CE
IEO ł7 34ł A0 B/A
/M1 ł8 33ł A1 C/D
VCC ł9 32ł /RD
/W_RDYA ł10 Z8442 31ł GND
/SYNCA ł11 SIO-2 30ł /W_RDYB
RxDA ł12 29ł RxDB
/RxCA ł13 28ł /RxCB
/TxCA ł14 27ł /TxCB
TxDA ł15 26ł TxDB
/DTRA ł16 25ł /DTRB
/RTSA ł17 24ł /RTSB
/CTSA ł18 23ł /CTSB
/DCDA ł19 22ł /DCDB
CLK ł20 21ł /RST
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8530, 8531, Z8530, Z8531
Zilog Serial Comminucations Controller.
Z8531 has no synchronous capabilities.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
D1 ł1 ŔÄÄŮ 40ł D0
D3 ł2 39ł D2
D5 ł3 38ł D4
D7 ł4 37ł D6
/INT ł5 36ł /RD
IEO ł6 35ł /WR
IEI ł7 34ł A0 A/B
/INTAK ł8 33ł /CE
VCC ł9 32ł A1 D/C
/W_REQA ł10 Z8530 31ł GND
/SYNCA ł11 SCC 30ł /W_REQB
/RTxCA ł12 29ł /SYNCB
RxDA ł13 28ł /RTxCB
/TRxCA ł14 27ł RxDB
TxDA ł15 26ł /TRxCB
/DTR_REQA ł16 25ł TxDB
/RTSA ł17 24ł /DTR_REQB
/CTSA ł18 23ł /RTSB
/DCDA ł19 22ł /CTSB
CLK ł20 21ł /DCDB
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
8570
IýC 256x8 static RAM.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł GND
A2 ł3 8570 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
8571
IýC 128x8 static RAM.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł GND
A2 ł3 8571 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
8581, 8572
IýC 128x8 EEPROM.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 8572 7ł GND
A2 ł3 8581 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
8582
IýC 256x8 EEPROM.
Address is 1010xxx where x can be specified by the A0-2 inputs.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł GND
A2 ł3 8582 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
8583
IýC Clock/Calendar with 240x8 static RAM.
Address is 101000x where x can be specified by the A0 input.
ÚÄÄÄÂÄÄÂÄÄÄż
X1 ł1 ŔÄÄŮ 8ł VCC
X0 ł2 7ł /INT
A0 ł3 8583 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
8592
IýC 2x256x8 EEPROM.
Address is 1010xxy where x can be specified by the A1-2 inputs,
and y selects the 256-byte bank to use.
A0 has no function, but must be connected to GND or VCC.
ÚÄÄÄÂÄÄÂÄÄÄż
A0 ł1 ŔÄÄŮ 8ł VCC
A1 ł2 7ł GND
A2 ł3 8582 6ł SCL
GND ł4 5ł SDA
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
9306
Serial 16x16 EEPROM.
ÚÄÄÄÂÄÄÂÄÄÄż
CD ł1 ŔÄÄŮ 8ł VCC
CLK ł2 7ł
DI ł3 9306 6ł
DO ł4 5ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
9346
Serial 64x16 EEPROM.
ÚÄÄÄÂÄÄÂÄÄÄż
CD ł1 ŔÄÄŮ 8ł VCC
CLK ł2 7ł
DI ł3 9346 6ł
DO ł4 5ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
9356
Serial 256x8/128x16 EEPROM.
ÚÄÄÄÂÄÄÂÄÄÄż
CD ł1 ŔÄÄŮ 8ł VCC
CLK ł2 7ł
DI ł3 9356 6ł x16//x8
DO ł4 5ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
9366
Serial 512x8/256x16 EEPROM.
ÚÄÄÄÂÄÄÂÄÄÄż
CD ł1 ŔÄÄŮ 8ł VCC
CLK ł2 7ł
DI ł3 9366 6ł x16//x8
DO ł4 5ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
CNY74-2
Dual optocouplers.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 8ł 1E
1K ł2 CNY 7ł 1C
2K ł3 74-2 6ł 2C
2A ł4 5ł 2E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
CNY74-4
Quad optocouplers.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 16ł 1E
1K ł2 15ł 1C
2K ł3 14ł 2C
2A ł4 CNY 13ł 2E
3A ł5 74-4 12ł 3E
3K ł6 11ł 3C
4K ł7 10ł 4C
4A ł8 9ł 4E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
DS1202
Real-time clock with 3-wire serial interface and 24 bytes RAM.
ÚÄÄÄÂÄÄÂÄÄÄż
ł1 ŔÄÄŮ 8ł VCC
X1 ł2 DS 7ł CLK
X2 ł3 1202 6ł DQ
GND ł4 5ł /RST
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
DS1210
Nonvolatile SRAM controller chip.
TOL selects power-fail VCC level, based on 5% tolerance when 0 or
10% tolerance when 1.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÄŇÄÄÄż
VCCo ł1 ŔÄÄŮ 8ł VCC ł/ENłVCC ş/Y ł
VBAT1 ł2 DS 7ł VBAT2 ĆÍÍÍŘÍÍÍÍÎÍÍ͵
TOL ł3 1210 6ł /Y ł 1 ł OK ş 1 ł
GND ł4 5ł /EN ł 0 ł OK ş 0 ł
ŔÄÄÄÄÄÄÄÄÄÄŮ ł X ł LO ş 1 ł
ŔÄÄÄÁÄÄÄÄĐÄÄÄŮ
#
DS1211
1-of-8 inverting decoder/nonvolatile SRAM controller chip.
TOL selects power-fail VCC level, based on 5% tolerance when 0 or
10% tolerance when 1.
The Dallas data book suggests this is actually a repackaged DS1212.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄż
VBAT1 ł1 ŔÄÄŮ 20ł VCC ł/ENł S2ł S1ł S0łVCC ş/Y0ł/Y1ł...ł/Y7ł/PFł
VCCo ł2 19ł VBAT2 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍŘÍÍ͵
TOL ł3 18ł /EN ł X ł X ł X ł X ł LO ş 1 ł 1 ł 1 ł 1 ł 0 ł
/PF ł4 17ł /Y0 ł 1 ł 0 ł 0 ł 0 ł OK ş 0 ł 1 ł 1 ł 1 ł 1 ł
/Y7 ł5 DS 16ł /Y1 ł 0 ł 0 ł 0 ł 1 ł OK ş 1 ł 0 ł 1 ł 1 ł 1 ł
/Y6 ł6 1211 15ł /Y2 ł 0 ł . ł . ł . ł OK ş 1 ł 1 ł . ł 1 ł 1 ł
S2 ł7 14ł /Y3 ł 0 ł 1 ł 1 ł 1 ł OK ş 1 ł 1 ł 1 ł 0 ł 1 ł
S1 ł8 13ł ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄŮ
S0 ł9 12ł /Y4
GND ł10 11ł /Y5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
DS1212
1-of-16 inverting decoder/nonvolatile SRAM controller chip.
TOL selects power-fail VCC level, based on 5% tolerance when 0 or
10% tolerance when 1.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄŇÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÄÂÄÄÄż
VBAT1 ł1 ŔÄÄŮ 28ł VCC ł/ENł S3ł S2ł S1ł S0łVCC ş/Y0ł/Y1ł...ł/Y15ł/PFł
VCCo ł2 27ł VBAT2 ĆÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍÎÍÍÍŘÍÍÍŘÍÍÍŘÍÍÍÍŘÍÍ͵
TOL ł3 26ł /EN ł X ł X ł X ł X ł X ł LO ş 1 ł 1 ł 1 ł 1 ł 0 ł
/PF ł4 25ł /Y0 ł 1 ł 0 ł 0 ł 0 ł 0 ł OK ş 0 ł 1 ł 1 ł 1 ł 1 ł
/Y15 ł5 24ł /Y1 ł 0 ł 0 ł 0 ł 0 ł 1 ł OK ş 1 ł 0 ł 1 ł 1 ł 1 ł
/Y14 ł6 23ł /Y2 ł 0 ł . ł . ł . ł . ł OK ş 1 ł 1 ł . ł 1 ł 1 ł
/Y13 ł7 DS 22ł /Y3 ł 0 ł 1 ł 1 ł 1 ł 1 ł OK ş 1 ł 1 ł 1 ł 0 ł 1 ł
/Y12 ł8 1212 21ł /Y4 ŔÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄĐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÄÁÄÄÄŮ
/Y11 ł9 20ł /Y5
S3 ł10 19ł /Y6
S2 ł11 18ł /Y7
S1 ł12 17ł /Y8
S0 ł13 16ł /Y9
GND ł14 15ł /Y10
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
DS1285, DS1287, DS1287A
Real-time clock with 50 bytes RAM.
DS1287(A) has built-in quartz crystal and lihium battery, and therefore
the X1, X2 and VBAT pins are no-connect. On the (older) DS1287 the /RCLR
pin is no-connect as well.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
MOT ł1 ŔÄÄŮ 24ł VCC
X1 ł2 23ł SQW
X2 ł3 22ł
AD0 ł4 21ł /RCLR
AD1 ł5 20ł VBAT
AD2 ł6 DS1285 19ł /INT
AD3 ł7 18ł /RST
AD4 ł8 17ł DS
AD5 ł9 16ł GND
AD6 ł10 15ł R//W
AD7 ł11 14ł AS
GND ł12 13ł /CE
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
DS2009, DS2010, DS2011, DS2012, DS2013
512x9 (2009), 1024x9 (2010), 2048x9 (2011), 4096x9 (2012), 8192x9 (2013) FIFO.
ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄż
/WR ł1 ŔÄÄŮ 28ł VCC
D8 ł2 27ł D4
D3 ł3 26ł D5
D2 ł4 25ł D6
D1 ł5 24ł D7
D0 ł6 23ł /FL /RT
/XI ł7 22ł /RST
/FULL ł8 DS20xx 21ł /EMPTY
Q0 ł9 20ł /XO /HF
Q1 ł10 19ł Q7
Q2 ł11 18ł Q6
Q3 ł12 17ł Q5
Q8 ł13 16ł Q4
GND ł14 15ł /RD
ŔÄÄÄÄÄÄÄÄÄÄÄÄÄÄŮ
#
LF353
Dual JFET-input operational amplifiers.
ÚÄÄÄÂÄÄÂÄÄÄż
1OUT ł1 ŔÄÄŮ 8ł VCC
-1In ł2 7ł 2OUT
+1In ł3 LF353 6ł -2In
VEE ł4 5ł +2In
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
LM317T
1.2 to 57V 1,5A positive power supply regulator.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Adj
łłł 2: Vout
łłł 3: Vin
1 2 3
#
LM334
Current mode temperature sensor.
TO 92
ÖÄÄÄ·
ş đđş
Ó½ 1: Iin
łłł 2: Rset
łłł 3: GND
1 2 3
#
LM337T
-1.2 to -57V 1,5A negative power supply regulator.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Adj
łłł 2: Vin
łłł 3: Vout
1 2 3
#
LM338
1.2 to 32V 5A positive power supply regulator.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Adj
łłł 2: Vout
łłł 3: Vin
1 2 3
#
LM34
Voltage mode temperature sensor.
Available in Fahrenheit or Celsius models and multiple temperature sense
ranges. Output is 10mv/degree regardless of VCC (+5 to +30 V).
TO 92
ÖÄÄÄ·
ş đđş
Ó½ 1: VCC
łłł 2: Vout
łłł 3: GND
1 2 3
#
LM350
1.2 to 32V 3A positive power supply regulator.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Adj
łłł 2: Vout
łłł 3: Vin
1 2 3
#
LM837, LF347
Quad low-noise operational amplifiers.
ÚÄÄÄÂÄÄÂÄÄÄż
1OUT ł1 ŔÄÄŮ 14ł 4OUT
-1In ł2 13ł -4In
+1In ł3 12ł +4In
VCC ł4 LM837 11ł VEE
+2In ł5 10ł +3In
-2In ł6 9ł -3In
2OUT ł7 8ł 3OUT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
MAX232
5V RS232 transceiver.
To operate, connect two 10ć capacitors to the C1 and C2 pins, one between
the V- and GND, and one between V+ and GND.
ÚÄÄÄÂÄÄÂÄÄÄż
C1+ ł1 ŔÄÄŮ 16ł VCC
V+ ł2 15ł GND
C1- ł3 14ł T1out
C2+ ł4 MAX 13ł R1in
C2- ł5 232 12ł R1out
V- ł6 11ł T1in
T2out ł7 10ł T2in
R2in ł8 9ł R2out
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
MAX703
uP supervisor circuit with battery backup.
/RST remains low for 200ms after VCC exceeds 4.65V. On power failure
VCCo is connected to VBAT, PFI and /MR are disabled, /RST and /PFO are low.
ÚÄÄÄÂÄÄÂÄÄÄż
VCCo ł1 ŔÄÄŮ 8ł VBAT
VCC ł2 MAX 7ł /RST
GND ł3 703 6ł /MR
PFI ł4 5ł /PFO
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
MC145436
DTMF decoder (Motorola)
DV goes high when a tone is detected on IN (-32..-2dB).
XEN is oscillator enable (pull high, and connect a Xtal // 1M resistor to
X1 and X2). If XEN is low, ATB can be used to connect multiple chips
together. GT determines the guard time, 0=short 1=long.
ÚÄÄÄÂÄÄÂÄÄÄż
D1 ł1 ŔÄÄŮ 14ł D2
D0 ł2 13ł D3
OE ł3 12ł DV
VCC ł4 MC14 11ł ATB
GT ł5 5436 10ł X1
XEN ł6 9ł X2
IN ł7 8ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
MCT9001
Dual optocouplers.
ÚÄÄÄÂÄÄÂÄÄÄż
1A ł1 ŔÄÄŮ 8ł 1C
1K ł2 MCT 7ł 1E
2A ł3 9001 6ł 2C
2K ł4 5ł 2E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
MOC5010
Linear amplifier optocoupler.
ÚÄÄÄÂÄÄÂÄÄÄż
A ł1 ŔÄÄŮ 6ł VCC
K ł2 5010 5ł GND
ł3 4ł OUT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
PIC1654, PIC1656 (DIP)
MicroChip PIC microcontrollers.
ÚÄÄÄÂÄÄÂÄÄÄż
RA2 ł1 ŔÄÄŮ 18ł RA1
RA3 ł2 17ł RA0
RTCC ł3 16ł X1
/RST ł4 PIC 15ł X0
GND ł5 16C54 14ł VCC
RB0 ł6 16C56 13ł RB7
RB1 ł7 12ł RB6
RB2 ł8 11ł RB5
RB3 ł9 10ł RB4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
PIC1654, PIC1656 (SO)
MicroChip PIC microcontrollers.
ÚÄÄÄÂÄÄÂÄÄÄż
RA2 ł1 ŔÄÄŮ 20ł RA1
RA3 ł2 19ł RA0
RTCC ł3 18ł X1
/RST ł4 PIC 17ł X0
GND ł5 16C54 16ł VCC
GND ł6 16C55 15ł VCC
RB0 ł7 14ł RB7
RB1 ł8 13ł RB6
RB2 ł9 12ł RB5
RB3 ł10 11ł RB4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
PIC1655, PIC1657 (DIP)
MicroChip PIC microcontrollers.
ÚÄÄÄÂÄÄÂÄÄÄż
RTCC ł1 ŔÄÄŮ 28ł /RST
VCC ł2 27ł X1
ł3 26ł X0
GND ł4 25ł RC7
ł5 24ł RC6
RA0 ł6 PIC 23ł RC5
RA1 ł7 16C55 22ł RC4
RA2 ł8 16C57 21ł RC3
RA3 ł9 20ł RC2
RB0 ł10 19ł RC1
RB1 ł11 18ł RC0
RB2 ł12 17ł RB7
RB3 ł13 16ł RB6
RB4 ł14 15ł RB5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
PIC1655, PIC1657 (SO)
MicroChip PIC microcontrollers.
ÚÄÄÄÂÄÄÂÄÄÄż
GND ł1 ŔÄÄŮ 28ł /RST
RTCC ł2 27ł X1
VCC ł3 26ł X0
VCC ł4 25ł RC7
RA0 ł5 24ł RC6
RA1 ł6 PIC 23ł RC5
RA2 ł7 16C55 22ł RC4
RA3 ł8 16C57 21ł RC3
RB0 ł9 20ł RC2
RB1 ł10 19ł RC1
RB2 ł11 18ł RC0
RB3 ł12 17ł RB7
RB4 ł13 16ł RB6
GND ł14 15ł RB5
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
PIC1671, PIC1684
MicroChip PIC microcontrollers.
ÚÄÄÄÂÄÄÂÄÄÄż
RA2 ł1 ŔÄÄŮ 18ł RA1
RA3 ł2 17ł RA0
RTCC ł3 16ł X1
/RST ł4 PIC 15ł X0
GND ł5 16C71 14ł VCC
RB0 ł6 16C84 13ł RB7
RB1 ł7 12ł RB6
RB2 ł8 11ł RB5
RB3 ł9 10ł RB4
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
SIMM30
8/9-bit 30-pin Single Inline Memory Module.
If present, the ninth (parity) bit has separate data I/O and /CAS signals.
At one time, SIMMs with soldered-on pins (called SIPs) were also available.
Note: A11 is used as a battery connection in the DS2219 nonvolatile DRAM.
ÚÄÄÄÄÄÄÄż
1 ł O ł
ÚÄÄŮ ł
VCC ßß ÚÄÄÄÄÄÄżł
/CAS ßß ł łł
D0 ßß ŔÄÄÄÄÄÄŮł
A0 ßß ÚÄÄÄÄÄÄżł
A1 ßß ł łł
D1 ßß ŔÄÄÄÄÄÄŮł
A2 ßß ÚÄÄÄÄÄÄżł
A3 ßß ł łł
GND ßß ŔÄÄÄÄÄÄŮł
D2 ßß ÚÄÄÄÄÄÄżł
A4 ßß ł łł
A5 ßß ŔÄÄÄÄÄÄŮł
D3 ßß ÚÄÄÄÄÄÄżł
A6 ßß ł łł
A7 ßß ŔÄÄÄÄÄÄŮł
D4 ßß ÚÄÄÄÄÄÄżł
A8 ßß ł łł
A9 ßß ŔÄÄÄÄÄÄŮł
A10 ßß ÚÄÄÄÄÄÄżł
D5 ßß ł łł
/WR ßß ŔÄÄÄÄÄÄŮł
GND ßß ÚÄÄÄÄÄÄżł
D6 ßß ł łł
A11 ßß ŔÄÄÄÄÄÄŮł
D7 ßß ł
Q8 ßß ÚÄÄÄÄÄÄżł
/RAS ßß łParityłł
/CAS8 ßß ŔÄÄÄÄÄÄŮł
D8 ßß ł
VCC ßß ł
ŔÄÄż ł
30 ł O ł
ŔÄÄÄÄÄÄÄŮ
#
TIL111, TIL112, TIL116, TIL117, TIL118, TIL124, TIL125, TIL126, CNY17, 4N25
Optocoupler.
ÚÄÄÄÂÄÄÂÄÄÄż
A ł1 ŔÄÄŮ 6ł B
K ł2 5ł C
ł3 4ł E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
TIL113, TIL119
Optocoupler with darlington transistor output configuration.
ÚÄÄÄÂÄÄÂÄÄÄż
A ł1 ŔÄÄŮ 6ł B
K ł2 5ł C
ł3 4ł E
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
TL074
Quad low-noise JFET-input operational amplifiers.
ÚÄÄÄÂÄÄÂÄÄÄż
1OUT ł1 ŔÄÄŮ 14ł 4OUT
-1In ł2 13ł -4In
+1In ł3 12ł +4In
VCC ł4 TL074 11ł VEE
+2In ł5 10ł +3In
-2In ł6 9ł -3In
2OUT ł7 8ł 3OUT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
TL084
Quad JFET-input operational amplifiers.
ÚÄÄÄÂÄÄÂÄÄÄż
1OUT ł1 ŔÄÄŮ 14ł 4OUT
-1In ł2 13ł -4In
+1In ł3 12ł +4In
VCC ł4 TL084 11ł VEE
+2In ł5 10ł +3In
-2In ł6 9ł -3In
2OUT ł7 8ł 3OUT
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
TL507, TL507C
7-bit PWM output analog-to-digital converter.
Only one of the two power supply pins should be used, 3.5V < VCC < 6V;
8V < VDD < 18V. At VCC=5V the analog input range is 1.3V < AIN < 3.9V,
or about 25%...75%. The RST pin can be used to synchronize the output
signal to an external counter; otherwise leave RST tied to VCC.
ÚÄÄÄÂÄÄÂÄÄÄż
EN ł1 ŔÄÄŮ 8ł RST
CLK ł2 TL 7ł VDD
GND ł3 507 6ł VCC
/OUT ł4 5ł AIN
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
TL783C
1.3 to 125V 700mA high voltage positive power supply regulator.
TO 220
ÚÄÄÄż2
ĆÍÍ͵
ł đđł
ŔÂÂÂŮ 1: Adj
łłł 2: Vout
łłł 3: Vin
1 2 3
#
TP5088
DTMF encoder (NatSemi).
When /SNGL is low, only the upper or lower tone (selected by GRP) is given.
OUT is open emitter, connect load to GND.
ÚÄÄÄÂÄÄÂÄÄÄż
VCC ł1 ŔÄÄŮ 14ł OUT
LE ł2 13ł
/SNGL ł3 12ł D3
GRP ł4 5088 11ł D2
GND ł5 10ł D1
X1 ł6 9ł D0
X0 ł7 8ł MUTE
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
UDN2585
7-bit 50V 500mA TTL-input PNP (high-side) darlington driver.
The drivers need no power supply; the GND pin is the common anode of the
seven integrated protection diodes.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
A0 ł1 ŔÄÄŮ 16ł /Y0 ł A ş/Y ł
A1 ł2 15ł /Y1 ĆÍÍÍÎÍÍ͵
A2 ł3 14ł /Y2 ł 0 ş Z ł
A3 ł4 UDN 13ł /Y3 ł 1 ş 0 ł
A4 ł5 2585 12ł /Y4 ŔÄÄÄĐÄÄÄŮ
A5 ł6 11ł /Y5
A6 ł7 10ł /Y6
VCC ł8 9ł GND
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
ULN2003, MC1413
7-bit 50V 500mA TTL-input NPN darlington driver.
The drivers need no power supply; the VDD pin is the common cathode of the
seven integrated protection diodes.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
A0 ł1 ŔÄÄŮ 16ł /Y0 ł A ş/Y ł
A1 ł2 15ł /Y1 ĆÍÍÍÎÍÍ͵
A2 ł3 14ł /Y2 ł 0 ş Z ł
A3 ł4 ULN 13ł /Y3 ł 1 ş 0 ł
A4 ł5 2003 12ł /Y4 ŔÄÄÄĐÄÄÄŮ
A5 ł6 11ł /Y5
A6 ł7 10ł /Y6
GND ł8 9ł VDD
ŔÄÄÄÄÄÄÄÄÄÄŮ
#
ULN2803
8-bit 50V 500mA TTL-input NPN darlington driver.
The drivers need no power supply; the VDD pin is the common cathode of the
eight integrated protection diodes.
ÚÄÄÄÂÄÄÂÄÄÄż ÚÄÄÄŇÄÄÄż
A0 ł1 ŔÄÄŮ 18ł /Y0 ł A ş/Y ł
A1 ł2 17ł /Y1 ĆÍÍÍÎÍÍ͵
A2 ł3 16ł /Y2 ł 0 ş Z ł
A3 ł4 ULN 15ł /Y3 ł 1 ş 0 ł
A4 ł5 2803 14ł /Y4 ŔÄÄÄĐÄÄÄŮ
A5 ł6 13ł /Y5
A6 ł7 12ł /Y6
A7 ł8 11ł /Y7
GND ł9 10ł VDD
ŔÄÄÄÄÄÄÄÄÄÄŮ